特許

J-GLOBAL ID：200903066620100389

半導体装置の製造方法

発明者： 高田 裕二 ,  奥谷 謙 ,  川上 和也 ,  梶田 晋 ,  橋本 武司
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 秋田 収喜
公報種別：公開公報
出願番号（国際出願番号）：特願2000-290027
公開番号（公開出願番号）：特開2002-097595
出願日： 2000年09月25日
公開日（公表日）： 2002年04月02日
要約：

【要約】【課題】 メッキ処理の行なわれる前後の、カソード電極或いはシード膜の腐食を防止する。【解決手段】 カップ状のメッキ槽にフェイスダウンでウェハを固定し、該ウェハ表面に沿って前記メッキ槽内をメッキ液が流れて、ウェハと接触導通するカソード電極とメッキ槽内のアノード電極との間に電圧を印加して前記ウェハにメッキ処理を行なう半導体装置の製造方法において、前記ウェハ或いはカソード電極がメッキと接触する待機状態にてカソード電極とアノード電極との間にメッキ処理時よりも低い待機電圧を印加する。この待機電圧印加によって、カソード電極或いはシード膜の腐食を防止することができる。このため、メッキの膜厚均一性の低下を防止することが可能となり、歩留まりが向上する。

請求項（抜粋）：

カップ状のメッキ槽にフェイスダウンでウェハを固定し、該ウェハ表面に沿って前記メッキ槽内をメッキ液が流れて、ウェハと接触導通するカソード電極とメッキ槽内のアノード電極との間に電圧を印加して前記ウェハにメッキ処理を行なう半導体装置の製造方法において、前記ウェハ或いはカソード電極がメッキと接触する待機状態にてカソード電極とアノード電極との間にメッキ処理時よりも低い待機電圧を印加することを特徴とする半導体装置の製造方法。

IPC (4件)：

C25D 7/12 ,  C25D 5/08 ,  C25D 5/18 ,  C25D 21/12

FI (4件)：

C25D 7/12 ,  C25D 5/08 ,  C25D 5/18 ,  C25D 21/12 A

Fターム (11件)：

4K024AA09 ,  4K024AB01 ,  4K024BA11 ,  4K024BB12 ,  4K024CB01 ,  4K024CB02 ,  4K024CB05 ,  4K024CB13 ,  4K024CB15 ,  4K024CB18 ,  4K024GA16