特許
J-GLOBAL ID：200903066637029734

半導体集積回路装置

発明者：
佐藤 靖治

佐藤 靖治 について

, 
川崎 健一

川崎 健一 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について


代理人 (1件)： 伊東 忠彦
公報種別：公開公報
出願番号（国際出願番号）：特願平10-340555
公開番号（公開出願番号）：特開2000-163967
出願日： 1998年11月30日
公開日（公表日）： 2000年06月16日
要約：
【要約】【課題】 本発明は、複数の入力回路での不必要な電力消費を防止して消費電力を低減する半導体集積回路装置を提供することを目的とする。【解決手段】 外部からのパワーダウンを指示する信号に基づきパワーダウン制御信号を発生するパワーダウン発生回路38と、外部クロックを取り込み内部クロックを発生し、パワーダウン制御信号に基づき非活性化されるクロック発生回路36と、外部からのチップセレクト信号に基づき入力イネーブル信号を発生し、パワーダウン制御信号に基づき非活性化されるチップセレクト回路40と、入力イネーブル信号とパワーダウン制御信号に基づき、外部からの入力信号を内部クロックに同期して取り込む入力回路44とを有する。このため、パワーダウン制御信号がパワーオンを指示する期間においても、入力イネーブル信号により入力回路を非活性化して電力消費を低減することができる。
請求項（抜粋）：
外部からのパワーダウンを指示する信号に基づきパワーダウン制御信号を発生するパワーダウン発生回路と、外部クロックを取り込み内部クロックを発生し、前記パワーダウン制御信号に基づき非活性化されるクロック発生回路と、外部からのチップセレクト信号に基づき入力イネーブル信号を発生し、前記パワーダウン制御信号に基づき非活性化されるチップセレクト回路と、前記入力イネーブル信号とパワーダウン制御信号に基づき、外部からの入力信号を前記内部クロックに同期して取り込む入力回路とを有することを特徴とする半導体集積回路装置。
IPC (2件)：
G11C 11/407 ,  G11C 11/41
FI (3件)：
G11C 11/34 362 S ,  G11C 11/34 301 F ,  G11C 11/34 354 C
Fターム (10件)：
5B015HH04 ,  5B015JJ03 ,  5B015KB84 ,  5B015KB85 ,  5B015KB91 ,  5B015NN03 ,  5B024AA01 ,  5B024BA21 ,  5B024CA07 ,  5B024CA27
引用特許：
審査官引用 (1件)

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