特許

J-GLOBAL ID：200903066646281586

半導体装置およびその製造方法

発明者： 名倉 延宏
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 志賀 正武
公報種別：公開公報
出願番号（国際出願番号）：特願平8-095718
公開番号（公開出願番号）：特開平9-283708
出願日： 1996年04月17日
公開日（公表日）： 1997年10月31日
要約：

【要約】【課題】 2極間の電位差によらずにMOS容量素子の容量値を充分に確保でき、デバイスの高集積化にも対応し得る半導体装置とその製造方法を提供する。【解決手段】 P型半導体基板1の表面にNウェル層4を形成した後、Nウェル層4表面の半分の領域を覆うフォトレジストパターン13を形成し、N型不純物をイオン注入することによってN- 拡散層17を形成する。次に、Nウェル層4表面の残りの半分の領域を覆うフォトレジストパターン15を形成し、P型不純物をイオン注入することによってP- 拡散層18を形成する。そして、ゲート絶縁膜、ゲート電極9を形成した後、ゲート電極9の周囲にN+ 拡散層23、P+拡散層24を形成する。

請求項（抜粋）：

第1の導電型を有する半導体基板の表面に前記第1の導電型と逆の導電型である第2の導電型を有するウェル層が形成されるとともに、該ウェル層上にゲート絶縁膜、ゲート電極が順次形成され、これらウェル層、ゲート絶縁膜、ゲート電極で構成される容量素子を有する半導体装置において、前記ゲート電極の下方にあたるウェル層表面の一部の領域に前記第1の導電型の不純物拡散層が形成され、残りの領域に前記第2の導電型の不純物拡散層が形成されていることを特徴とする半導体装置。

IPC (2件)：

H01L 27/04 ,  H01L 21/822