特許

J-GLOBAL ID：200903066660686114

半導体装置の製造方法

発明者： 次六 寛明
出願人/特許権者： セイコーエプソン株式会社
代理人 (3件)： 上柳 雅誉 ,  藤綱 英吉 ,  須澤 修
公報種別：公開公報
出願番号（国際出願番号）：特願2004-117882
公開番号（公開出願番号）：特開2005-303052
出願日： 2004年04月13日
公開日（公表日）： 2005年10月27日
要約：

【課題】半導体材料の略単結晶粒をチャネル形成領域に用いた半導体装置において、閾値下領域の電気特性であるS値の優良な半導体装置を得ることを可能とする半導体装置の製造方法を提供すること。【解決手段】基板10上に下地膜11を形成し、半導体膜の結晶化の起点部となるグレイン・フィルタ12を形成し、半導体膜を形成する。そしてレーザーアニールを行って半導体膜を結晶化し、略単結晶粒15aを形成する。その後、熱酸化等の方法によって、半導体膜15を所望の膜厚に薄膜化する。【選択図】図5

請求項（抜粋）：

基板に半導体膜を形成し、この半導体膜を用いる半導体装置の製造方法であって、 前記基板上に前記半導体膜が結晶化する際の起点となるべき起点部を形成する起点部形成工程と、 前記起点部が形成された前記基板上に前記半導体膜を形成する半導体膜形成工程と、 前記半導体膜に熱処理を行い、前記起点部を略中心とする略単結晶粒を形成する熱処理工程と、 前記半導体膜を薄膜化する薄膜化工程と、 前記半導体膜をパターニングし、ソース、ドレイン領域及びチャネル形成領域となるべき半導体装置領域を形成するパターニング工程と、 前記半導体装置領域上にゲート絶縁膜及びゲート膜を形成して半導体装置を形成する素子形成工程と、を含むことを特徴とする半導体装置の製造方法。

IPC (3件)：

H01L21/336 ,  H01L21/20 ,  H01L29/786

FI (4件)：

H01L29/78 627G ,  H01L21/20 ,  H01L29/78 626C ,  H01L29/78 618D

Fターム (41件)：

5F052AA02 ,  5F052BB07 ,  5F052DA01 ,  5F052DA02 ,  5F052DB02 ,  5F052EA11 ,  5F052FA13 ,  5F052JA01 ,  5F110AA06 ,  5F110AA30 ,  5F110BB01 ,  5F110CC02 ,  5F110DD01 ,  5F110DD02 ,  5F110DD03 ,  5F110DD05 ,  5F110DD13 ,  5F110DD21 ,  5F110EE03 ,  5F110EE04 ,  5F110EE09 ,  5F110FF02 ,  5F110FF09 ,  5F110FF23 ,  5F110FF25 ,  5F110FF29 ,  5F110GG02 ,  5F110GG13 ,  5F110GG16 ,  5F110GG24 ,  5F110HJ01 ,  5F110HJ13 ,  5F110HJ23 ,  5F110HL03 ,  5F110HL04 ,  5F110HL23 ,  5F110NN02 ,  5F110NN23 ,  5F110NN71 ,  5F110PP03 ,  5F110PP04