特許

J-GLOBAL ID：200903066669568378

データ通信速度変換処理回路

発明者： 戸田 秀之
出願人/特許権者： 安藤電気株式会社
公報種別：公開公報
出願番号（国際出願番号）：特願平4-018279
公開番号（公開出願番号）：特開平5-199275
出願日： 1992年01月06日
公開日（公表日）： 1993年08月06日
要約：

【要約】【目的】 フレーム書き込み終了信号を記憶回路2に記憶させ、記憶回路2に記憶されているフレーム数をフレームカウンタ4で計数することにより、複数のフレームが連続して入力されても正しく処理することができる。【構成】 記憶回路2はフレーム抽出回路1の書き込みデータが書き込みクロックにより入力され、フレーム組立回路3は記憶回路2に読み出しクロックを出力し、出力クロックから読み出しデータが入力される。フレームカウンタ4はフレーム抽出回路1のフレーム受信終了信号が入力され、記憶回路2に記憶されたフレーム数をカウントし、フレーム組立回路3に出力する。

請求項（抜粋）：

HDLCプロトコルに準拠したフレーム形式の入力信号が入力されるフレーム抽出回路(1) と、フレーム抽出回路(1) の書き込みデータが書き込みクロックにより入力される記憶回路(2) と、記憶回路(2) に読み出しクロックを出力し、出力クロックにより記憶回路(2)から読み出しデータが入力されるフレーム組立回路(3) と、フレーム抽出回路(1) のフレーム受信終了信号が入力され、記憶回路(2) に記憶されたフレーム数をカウントし、フレーム組立回路(3) に出力するフレームカウンタ(4) とを備え、フレームカウンタ(4) のフレームカウント数が1以上のとき、フレーム組立回路(3) は記憶回路(2) に読み出しクロックを出力し、記憶回路(2) からのデータの読み出しが終了したとき、記憶回路(2) はフレーム読み出し終了信号を出力してフレームカウンタ(4) のカウント数を減算することを特徴とするデータ通信速度変換処理回路。

IPC (2件)：

H04L 29/02 ,  H04L 13/08

引用特許：

審査官引用 (3件)

• 特開昭61-203757
  
• 特開平1-141449
  
• 特開平3-044248