特許
J-GLOBAL ID：200903066706958130
半導体集積回路装置とそのレイアウト法
発明者：
,
,
出願人/特許権者：
,
代理人 (1件)：
徳若 光政
公報種別：公開公報
出願番号（国際出願番号）：特願平3-313339
公開番号（公開出願番号）：特開平5-129434
出願日： 1991年11月01日
公開日（公表日）： 1993年05月25日
要約：
【要約】【目的】 効率よく機能ブロックとキャパシタとを配置できる半導体集積回路装置とそのレイアウト法を提供する。【構成】 比較的大きな容量値を持つキャパシタを除く回路素子が機能単位にまとめられてなる複数からなる機能ブロックを持ち、上記機能ブロック相互の間のスペース及び/又は各機能ブロックと半導体チップの周辺との間のスペースにキャパシタを形成する。【効果】 機能ブロック相互の間のスペース及び/又は各機能ブロックと半導体チップの周辺との間のようないわばデッドスペースを利用してキャパシタが形成できるから、複数からなる機能ブロックと比較的大きな容量値を持つキャパシタを効率よく半導体チップに搭載できる。
請求項（抜粋）：
比較的大きな容量値を持つキャパシタを除く回路素子が機能単位にまとめられてなる複数からなる機能ブロックと、上記機能ブロック相互の間のスペース及び/又は各機能ブロックと半導体チップの周辺との間のスペースに形成されたキャパシタとを備えてなることを特徴とする半導体集積回路装置。
IPC (2件)：
FI (2件)：
H01L 21/82 B
, H01L 21/82 D
