特許

J-GLOBAL ID：200903066709059293

CPUシステム

発明者： 山田 眞弘 ,  井上 喜嗣 ,  野呂 徹 ,  石井 智樹
出願人/特許権者： 株式会社リコー
公報種別：公開公報
出願番号（国際出願番号）：特願平7-186246
公開番号（公開出願番号）：特開平9-017176
出願日： 1995年06月29日
公開日（公表日）： 1997年01月17日
要約：

【要約】【目的】 所定時間SDRAMへのアクセスが実行されない場合に、プリチャージを行い、アクセス要求が頻繁に実行され、または、アドレスの読み書きが連続する場合には、強制的なプリチャージを控え、不要なプリチャージによる待ち時間を極力排除することによって、アクセスの高速化を図ったCPUシステムを提供する。【構成】 CPU1と、該CPU1とバスラインにて接続されたSDRAM2とを備えたCPU システムにおいて、クロック数または特殊命令発生数を計数する計数手段5と、上記計数手段5の指示によって、上記SDRAM2へのプリチャージ・コマンドを発生させるプリチャージ発生手段6を有し、上記計数手段5の計数値が所定値に達したとき、上記プリチャージ発生手段6にプリチャージ・コマンドを発生させるように構成する。

請求項（抜粋）：

記憶手段としてSDRAMを備えたCPUシステムにおいて、予め定めた対象信号の発生回数を計数する計数手段と、上記計数手段の指示に基づいて上記SDRAMへのプリチャージ・コマンドを発生させるプリチャージ発生手段を有し、上記計数手段の計数値が計数対象毎に定めた値に達したとき、上記プリチャージ発生手段を介してプリチャージ・コマンドを発生するように構成したことを特徴とするCPUシステム。