特許

J-GLOBAL ID：200903066719548969

情報処理装置

発明者： 中村 和仁
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 高田 守
公報種別：公開公報
出願番号（国際出願番号）：特願平4-162787
公開番号（公開出願番号）：特開平6-004398
出願日： 1992年06月22日
公開日（公表日）： 1994年01月14日
要約：

【要約】【目的】 CPUがアクセス速度の違うメモリブロックをアクセスする際、バスネックにならないようCPUが並列にメモリブロックをアクセスできるような情報処理装置を得る。【構成】 この発明による情報処理器はメモリアクセスをアクセス期間とデータ転送期間に分けている。アクセス期間にCPUから出力されたアドレスはアドレスラッチ回路3でラッチされアドレスデコード回路4でデコードされる。メモリ素子5はアドレスデコード4からのセレクト信号ハと制御回路6からの制御信号によりデータニのリード/ライトを行う。アドレスバック回路7はデータ転送期間にラッチしたアドレスロをCPU1に返すことによりどのアクセスによるデータ転送か知らせるものである。

請求項（抜粋）：

CPUとそのCPUにアクセスされるアクセス速度の違う複数のメモリブロックと、各メモリブロック内でCPUからのアドレスをバスサイクル終了まで保持するアドレスラッチ回路と、このアドレスラッチ回路の出力をデコードするアドレスデコード回路と、CPUから出力されるデータを記憶するメモリ素子と、CPUから出力される制御信号とバスの状態を監視し前記メモリブロック内の入出力を制御する制御回路と、前記メモリブロックに対するアクセスをアクセス期間とデータ転送期間に分け、この間にCPUが他のメモリブロックをアクセスできるように、データ転送期間にどのメモリブロックがデータ転送の準備ができたかを知らせるとともに、ラッチしたアドレスをCPUに返すアドレスバック回路とを備えたことを特徴とする情報処理装置。