特許
J-GLOBAL ID：200903066743377270
積の和を形成する回路配置
発明者：
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出願人/特許権者：
代理人 (1件)：
杉村 暁秀 (外1名)
公報種別：公表公報
出願番号（国際出願番号）：特願平6-515035
公開番号（公開出願番号）：特表平8-500690
出願日： 1993年12月17日
公開日（公表日）： 1996年01月23日
要約：
【要約】プロセッサ、特にディジタル信号プロセッサにおいて、例えば相関又は畳み込み演算のために、各々のデータワード対の一方のデータワードが2つの値+1又は-1のいずれかである連続したデータワード対の積の和を形成する必要がしばしばある。本発明により、このような場合、乗算器において積を形成する代わりに、各々のデータワード対の一方のデータワードを加算/減算装置に、その加算又は減算機能を制御するために供給し、加算/減算ユニットの一方の入力端子はデータワード対の他方のデータワードを受け、他方の入力端子を累積レジスタの出力端子に接続する。したがって、複雑な乗算装置を使わないで済み、又はその様な装置をいずれにせよ設けなければならない場合でも、プロセッサの電力消費が減るように使用しないでおくことができる。
請求項（抜粋）：
加算及び減算機能を第1制御入力端子を介して切り換えることができる加算/減算装置と、入力端子が加算/減算装置の出力端子に結合され、出力端子が加算/減算装置の入力端子に結合される少なくとも1個の累積レジスタと、順次の積算の処理を制御する制御装置とを具える、連続したデータワード対の積の和を形成する回路配置において、各々のデータワード対の一方のデータワードが2つのビット値+1又は-1のいずれかであるデータワード対の処理のために、制御装置(12)が、一方のデータワードの個々の値を加算/減算装置の第1制御入力端子(9)の少なくとも1個に順次に供給し、それと並列に、各々のデータワード対の他方のデータワードを加算/減算装置(10)の他の入力端子(A)に供給することを特徴とする、連続したデータワード対の積の和を形成する回路配置。
IPC (2件)：
FI (3件)：
G06F 15/31 S
, G06F 7/00 S
, G06F 15/31 D
