半導体装置及びその製造方法

発明者：
出願人/特許権者：
代理人 (1件)：鈴江武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-387415
公開番号（公開出願番号）：特開2002-190599
出願日： 2000年12月20日
公開日（公表日）： 2002年07月05日
要約：

【要約】【課題】埋め込み絶縁膜の膜厚のばらつきを抑制しかつ任意の厚さのSOI層を形成でき、トレンチキャパシタの形成や基板電位の固定を容易に実現する。【解決手段】素子分離絶縁膜11の膜厚より薄い膜厚で半導体基板10の素子領域上に第1のエピタキシャル結晶層12が形成されている。この第1のエピタキシャル結晶層12上には埋め込み酸化膜13が選択的に形成され、この埋め込み酸化膜13を覆うように第1のエピタキシャル結晶層12上に第2のエピタキシャル結晶層16が形成されている。ここで、ロジック部の埋め込み酸化膜13は、第1の拡散領域22の下面に接してかつ素子分離絶縁膜11と離間して、ゲート電極21及び第1の拡散領域22の下方の領域に形成されている。一方、メモリ部の埋め込み酸化膜13は、第1の拡散領域22の下面に接してゲート電極21及び第1の拡散領域22の下方の領域に形成されている。

請求項（抜粋）：

半導体基板と、前記半導体基板上に選択的に形成された素子分離絶縁膜と、前記素子分離絶縁膜の膜厚より薄い膜厚で、前記半導体基板の素子領域上に形成された第1のエピタキシャル結晶層と、前記第1のエピタキシャル結晶層上に選択的に形成された埋め込み絶縁膜と、前記第1のエピタキシャル結晶層上に前記埋め込み絶縁膜を覆うように形成された第2のエピタキシャル結晶層とを具備することを特徴とする半導体装置。

IPC (10件)：

H01L 29/786 , H01L 21/336 , H01L 21/762 , H01L 21/76 , H01L 27/08 331 , H01L 27/10 461 , H01L 27/108 , H01L 21/8242 , H01L 27/12 , H01L 29/78

FI (13件)：

H01L 27/08 331 E , H01L 27/10 461 , H01L 27/12 E , H01L 29/78 618 A , H01L 21/76 D , H01L 21/76 E , H01L 27/10 625 A , H01L 27/10 671 C , H01L 27/10 681 F , H01L 29/78 301 X , H01L 29/78 613 B , H01L 29/78 613 Z , H01L 29/78 626 C

Fターム (72件)：

5F032AA08 , 5F032AA09 , 5F032AA34 , 5F032AA46 , 5F032AA77 , 5F032AA82 , 5F032BA01 , 5F032BA05 , 5F032BB01 , 5F032BB06 , 5F032CA17 , 5F032DA03 , 5F032DA16 , 5F032DA57 , 5F032DA78 , 5F048AA04 , 5F048AA07 , 5F048AB01 , 5F048AB03 , 5F048AC01 , 5F048AC10 , 5F048BA03 , 5F048BA04 , 5F048BA09 , 5F048BA16 , 5F048BC06 , 5F048BC18 , 5F048BD01 , 5F048BD09 , 5F048BG05 , 5F048BG06 , 5F048BG11 , 5F048BG14 , 5F048DA00 , 5F048DA25 , 5F083AD02 , 5F083AD10 , 5F083AD17 , 5F083HA02 , 5F083NA01 , 5F083PR25 , 5F083PR40 , 5F083ZA12 , 5F110AA15 , 5F110BB03 , 5F110BB06 , 5F110BB20 , 5F110CC02 , 5F110DD05 , 5F110DD13 , 5F110DD24 , 5F110EE31 , 5F110GG02 , 5F110GG12 , 5F110GG22 , 5F110GG26 , 5F110HM15 , 5F110NN62 , 5F110NN65 , 5F110NN72 , 5F110NN78 , 5F110QQ19 , 5F140AB09 , 5F140AC19 , 5F140AC31 , 5F140AC32 , 5F140AC33 , 5F140AC36 , 5F140BC13 , 5F140BH15 , 5F140CB01 , 5F140CE07

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