特許
J-GLOBAL ID：200903066847147462
LDMOSデバイスおよび製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
浅村 皓 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-126006
公開番号（公開出願番号）：特開平10-050997
出願日： 1997年05月15日
公開日（公表日）： 1998年02月20日
要約：
【要約】【課題】 RESURF LDMOSデバイスにおいて、降伏電圧のばらつきを小さくする。【解決手段】 RESURF LDMOSトランジスタ64において、LOCOSフィールド酸化物領域(44)に対して自己整合されたRESURF領域(42)を形成することにより、形状的な位置合わせ誤差やプロセス許容差のばらつきに付随する劣化を解消し、安定な降伏電圧BVdssをもたらす。
請求項（抜粋）：
トランジスタであって、第1の伝導形の半導体層、前記半導体層中に形成された第2の伝導形のRESURF領域、前記RESURF領域の表面に形成されたLOCOSフィールド酸化物領域であって、前記RESURF領域が前記LOCOSフィールド酸化物領域に対して自己整合されているLOCOSフィールド酸化物領域、前記半導体層中に形成された前記第1の伝導形のウエル、前記ウエル中に形成された前記第2の伝導形のソース領域、前記ソース領域の第1の端部と前記RESURF領域の第1の端部との間の前記ウエル中に定義されたチャンネル領域、前記RESURF領域の第2の端部に隣接する前記半導体層中に形成された前記第2の伝導形のドレイン領域、および前記チャンネル領域を覆い、それから絶縁されて形成された導電性ゲート、を含むトランジスタ。
FI (2件)：
H01L 29/78 301 X
, H01L 29/78 301 D
