半導体装置

発明者：
出願人/特許権者：
代理人 (1件)：鈴木喜三郎 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-255187
公開番号（公開出願番号）：特開平10-107607
出願日： 1996年09月26日
公開日（公表日）： 1998年04月24日
要約：

【要約】【課題】半導体装置の出力バッファ回路に関し、レイアウト面積を最小限に押さえ、出力バッファの出力負荷の充放電電流により発生するノイズを低減する。【解決手段】データを出力するための出力バッファ回路を有し、前記出力バッファ回路が、VDDとグランド間に直列に接続された第1、第2のMOSトランジスタからなり、前記第1、第2のMOSトランジスタがそれぞれ複数個のMOSトランジスタが並列に接続されて構成される半導体装置において、前記複数個のMOSトランジスタと電源間に直列に、値の異なる抵抗を接続する。【効果】タイミング遅延回路等は必要ないため、最小のレイアウト面積で、出力判定レベルを越える電源のリバウンドによるアクセス遅れや、電源に乗ったノイズによる入力バッファ回路のロジックレベル変動等によるアクセス遅れの改善が可能となる。

請求項（抜粋）：

データを出力するための出力バッファ回路を有し、前記出力バッファ回路が、第1の電源と第2の電源との間に直列に接続された第1のスイッチング素子及び第2のスイッチング素子とを有し、前記第1及び前記第2のスイッチング素子がそれぞれ複数個のスイッチング素子を並列に接続してなる半導体装置において、前記複数個のスイッチング素子と前記電源との間に直列に、それぞれ値の異なる抵抗を接続してなることを特徴とする半導体装置。

IPC (4件)：

H03K 17/687 , H03K 17/12 , H03K 19/0175 , H03K 19/0948

FI (4件)：

H03K 17/687 F , H03K 17/12 , H03K 19/00 101 F , H03K 19/094 B

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