特許
J-GLOBAL ID：200903066914543238
半導体装置およびその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平5-213027
公開番号（公開出願番号）：特開平7-066407
出願日： 1993年08月27日
公開日（公表日）： 1995年03月10日
要約：
【要約】【目的】ゲート長が0.1μm程度の極微細なMOSFETの信号遅延を小さくすること。【構成】シリコン基板1の表面に形成されたソース拡散層4,ドレイン拡散層5と、ソース拡散層4とドレイン拡散層5との間のシリコン基板1上にゲート酸化膜2を介して設けられたゲート電極3と、ドレイン側の誘電率がソース側のそれよりも低いゲート側壁絶縁膜6,7とを備えている。
請求項（抜粋）：
半導体基板の表面に形成されたソース領域およびドレイン領域と、前記ソース領域と前記ドレイン領域との間の前記半導体基板上にゲート絶縁膜を介して設けられたゲート電極と、前記ゲート電極のソース領域側の側壁に設けられた第1の側壁絶縁膜と、前記ゲート電極のドレイン側の側壁に設けられ、前記ドレイン領域に隣接し、前記第1の側壁絶縁膜よりも誘電率の低い第2の側壁ゲート絶縁膜とを具備してなることを特徴とする半導体装置。
IPC (2件)：
FI (2件)：
H01L 29/78 301 L
, H01L 29/78 301 G
