マイクロコンピュータ

発明者： ,
出願人/特許権者：
代理人 (1件)：河野登夫
公報種別：公開公報
出願番号（国際出願番号）：特願平6-105768
公開番号（公開出願番号）：特開平7-098692
出願日： 1994年05月19日
公開日（公表日）： 1995年04月11日
要約：

【要約】【目的】同一チップ上に複数の CPUを備えたマイクロコンピュータにおいて、サブCPU 1専用のテスト端子あるいはサブCPU バス28を外部と接続することなしに、サブCPU 1のテスト環境,プログラム開発環境を提供する。【構成】メインCPU バス10から制御可能なテストモード制御レジスタ4によりサブCPU 1のメモリ空間をメインCPU 23からアクセスし得る制御回路を備える。また、サブCPU 1のプログラムカウンタ5の値をブレークベクタレジスタ7に設定されている値と一致検出回路16で比較することによりブレークルーチンへ分岐する制御回路を備える。更に、メインCPU 23からの制御によりサブCPU 1のリセット,テストベクタ分岐,ブレーク復帰が可能な制御回路を備えることにより、従来の1CPU 構成にサブCPU 1を容易にオンチップ化可能にした。

請求項（抜粋）：

メインCPU バス(10)を介してメインメモリ領域をアクセス可能な一つのメインCPU(23) と、サブCPU バス(28)を介してサブメモリ領域をアクセス可能な少なくとも一つのサブCPU(1)とを備えたマイクロコンピュータにおいて、前記メインCPU(23) からアクセス可能な制御レジスタ(4) と、前記制御レジスタ(4) に前記メインCPU(23) が所定の値を書き込んだ場合に、前記サブメモリ領域を前記メインCPU バス(10)に接続して前記メインCPU(23) からアクセス可能に切り換える制御手段とを備えたことを特徴とするマイクロコンピュータ。

IPC (5件)：

G06F 15/16 450 , G06F 11/22 340 , G06F 11/22 360 , G06F 11/28 , G06F 15/16

引用特許：

審査官引用 (4件)

特開平4-054651
特開平4-242815
特開平3-278150

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