特許

J-GLOBAL ID：200903067030261413

絶縁ゲート型トランジスタ

発明者： 高橋 英樹
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 高田 守 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-156370
公開番号（公開出願番号）：特開平5-007002
出願日： 1991年06月27日
公開日（公表日）： 1993年01月14日
要約：

【要約】【目的】 UMOSでのトレンチ構造の降伏電圧に対する素子耐圧の低下を防止し、かつ寄生トランジスタによる素子破壊を生じ難くする。【構成】 n-型ドレイン層2, p型ベース層3を用い、 p型ベース層3の表面からn-型ドレイン層2内にトレンチ凹部4を掘り込み、 p型ベース層3のトレンチ凹部4に接する表面部にn+型ソース層5を形成させ、トレンチ凹部4内の底部にp型ベース層12(あるいはショットキーダイオード17)を形成させ、トレンチ凹部4内の両内側壁面にゲート絶縁膜6を介して各ゲート電極14を形成した上で、ソース電極13によって p型ベース層3,n+型ソース層5, p型ベース層12(あるいはショットキーダイオード17)を短絡して構成する。

請求項（抜粋）：

第1導電型の第1の半導体層,および当該第1の半導体層の表面上に形成させた第2導電型の第2の半導体層と、前記第2の半導体層の表面上から、前記第1の半導体層内に達するまで選択的に掘り込んだ複数の各トレンチ凹部と、前記第2の半導体層の各トレンチ凹部に接する表面部に選択的に形成させた第1導電型の第1の半導体領域と、前記各トレンチ凹部内の底部に選択的に形成させた第2導電型の第2の半導体領域と、前記各トレンチ凹部内の両内側壁面に対して、それぞれにゲート絶縁膜を介して接し、かつ層間絶縁膜により被覆させて、前記第2の半導体領域の端部に重なるように形成させた個々の各ゲート電極と、前記第2の半導体層,第1の半導体領域,および第2の半導体領域の相互間を短絡して形成させたソース電極と、前記第1の半導体層の裏面側対応に形成させたドレイン電極とを、少なくとも備えることを特徴とする絶縁ゲート型トランジスタ。