特許

J-GLOBAL ID：200903067034020410

半導体記憶装置

発明者： 石塚 良行
出願人/特許権者： 三洋電機株式会社
代理人 (1件)： 恩田 博宣
公報種別：公開公報
出願番号（国際出願番号）：特願平9-351226
公開番号（公開出願番号）：特開平11-185481
出願日： 1997年12月19日
公開日（公表日）： 1999年07月09日
要約：

【要約】【課題】ビット線対の初期電位差におけるセンス感度の悪化を防ぐことができる半導体記憶装置を提供する。【解決手段】メモリセルアレイ51は複数のワード線と2つのダミーワード線DW1A,DW2Aを備える。ビット線と各ワード線との間にはメモリセル11が接続されている。ビット線とダミーワード線との間には電荷転送用トランジスタ61と強誘電体キャパシタ62とからなるリファレンスセルDC1A,DC2Aが接続されている。ビット線BL1A間には接続用トランジスタ54が設けられ、トランジスタ54はHレベルの接続信号EQT に基づいてオンして両ビット線を接続する。ビット線バーBL1A間には接続用トランジスタ55が設けられ、トランジスタ55はHレベルの接続信号EQB に基づいて両ビット線を接続する。センスアンプ57は活性化信号φR,バーφS に基づいてビット線BL1A,バーBL1Aのデータを増幅する。

請求項（抜粋）：

ビット線対の一方のビット線にメモリセルのデータによって電位変化を生じさせるとともに、他方のビット線にリファレンスセルのデータによってリファレンス電位を生じさせるようにした半導体記憶装置において、前記ビット線対を2個で1組として、1組のビット線対の2個のリファレンスセルが、少なくとも1つ以上の接続用トランジスタを介して接続されている半導体記憶装置。

IPC (4件)：

G11C 14/00 ,  G11C 11/22 ,  G11C 11/401 ,  G11C 16/06

FI (4件)：

G11C 11/34 352 A ,  G11C 11/22 ,  G11C 11/34 362 B ,  G11C 17/00 634 C