時分割多重データのセル化回路

発明者：
出願人/特許権者：
代理人 (1件)：京本直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-046482
公開番号（公開出願番号）：特開平7-007503
出願日： 1992年03月04日
公開日（公表日）： 1995年01月10日
要約：

【要約】【目的】時分割多重データをチャネルごとにセル化もしくはパケット化する回路において、セル化可能な状態になるチャネルの順序と、そのデータを出力す順序を同一にする。【構成】書き込み制御回路11は、時分割多重データをチャネルごとに振り分け、チャネルデータ用メモリ21〜2nにそれぞれ格納し、セル化またはパケット化するために必要なデータ量蓄積したことを検出すると当該チャネルの通知情報を通知情報メモリ41に格納する。読み出し制御回路31は、通知情報メモリ41から通知情報を格納時の順番に従って読み出し、この通知情報に応じたチャネルデータ用メモリからデータを読み出し、セル化(パケット化)して出力する。

請求項（抜粋）：

複数のチャネルのデータを時分割多重して構成された時分割多重データを入力し、このチャネルごとにセル化もしくはパケット化して出力する時分割多重データのセル化回路において、前記チャネルごとに設けられ対応するデータを蓄積する複数のチャネルデータ用メモリと、前記時分割多重データをチャネルごとに振り分け対応する前記チャネルデータ用メモリに格納し、セル化もしくはパケット化するために必要な量のデータがこのチャネル用メモリに蓄積したことを検出すると該当するチャネル番号を含む通知情報を出力する読み出し制御回路と、前記通知情報を蓄積し入力の順序に従って出力する通知情報メモリと、この通知情報メモリから読み出した前記通知情報に含まれるチャネル番号に従って前記複数のチャネルデータ用メモリの1つを選択し蓄積された前記データを読み出しセル化もしくはパケット化する読み出し制御回路とを備えることを特徴とする時分割多重データのセル化回路。

IPC (4件)：

H04L 12/28 , H04J 3/00 , H04L 12/56 , H04Q 11/04

FI (3件)：

H04L 11/20 F , H04L 11/20 102 F , H04Q 11/04 R

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