特許

J-GLOBAL ID：200903067061007205

半導体装置の製造方法

発明者： 大村 光広
出願人/特許権者： 株式会社東芝
代理人 (1件)： 竹村 壽
公報種別：公開公報
出願番号（国際出願番号）：特願2001-074041
公開番号（公開出願番号）：特開2002-280388
出願日： 2001年03月15日
公開日（公表日）： 2002年09月27日
要約：

【要約】【課題】 露光技術の解像度の限界よりも微細なピッチを有するラインアンドスペースパターンを形成する半導体装置の製造方法を提供する。【解決手段】 半導体基板1上に形成された第1の絶縁膜2の側壁に形成された第2の絶縁膜4の側壁層をラインアンドスペースパターンを有するマスクもしくは埋め込み母材として用いる。この側壁層をこのようなマスクもしくは埋め込み母材として用いることによって、半導体基板上には、露光技術の解像度の限界よりも微細なピッチを有するラインアンドスペースパターンが容易に形成される。パターニングされた第2の絶縁膜4を被覆するように第3の絶縁膜7を形成し、第3の絶縁膜表面をエッチングして第2の絶縁膜表面を露出させ、且つこの第2の絶縁膜側壁に第3の絶縁膜を形成し、第2の絶縁膜4及び第2の絶縁膜側壁に形成された第3の絶縁膜7をマスクとして前記半導体基板上に残す。

請求項（抜粋）：

半導体基板上に配線材料膜を形成する工程と、前記配線材料膜上に第1の絶縁膜を形成する工程と、前記第1の絶縁膜上に所望のパターン形状を有する第1のマスクを形成する工程と、前記第1のマスクを用いて前記第1の絶縁膜をパターニングする工程と、前記第1のマスクを除去する工程と、前記パターニングされた第1の絶縁膜を被覆するように前記半導体基板上に第2の絶縁膜を形成する工程と、前記第2の絶縁膜表面をエッチバックして、前記第1の絶縁膜の表面を露出させ、且つこの第1の絶縁膜側壁に前記第2の絶縁膜を形成する工程と、前記第1の絶縁膜を除去し、前記第1の絶縁膜側壁に形成された前記第2の絶縁膜を前記半導体基板上に残す工程と、前記半導体基板上に残された前記第2の絶縁膜を第2のマスクとして前記配線材料膜をエッチング加工することにより、パターンピッチが前記第1のマスクのパターンピッチより小さいゲート電極もしくは配線を形成する工程とを備えたことを特徴とする半導体装置の製造方法。

IPC (5件)：

H01L 21/3213 ,  H01L 21/28 ,  H01L 21/3065 ,  H01L 21/3205 ,  H01L 29/43

FI (5件)：

H01L 21/28 E ,  H01L 21/88 C ,  H01L 21/302 J ,  H01L 21/88 B ,  H01L 29/62 G

Fターム (35件)：

4M104BB01 ,  4M104BB02 ,  4M104BB04 ,  4M104BB14 ,  4M104BB18 ,  4M104BB30 ,  4M104CC05 ,  4M104DD04 ,  4M104DD71 ,  4M104DD75 ,  4M104HH14 ,  5F004AA02 ,  5F004EA10 ,  5F004EA12 ,  5F004EA27 ,  5F004EB02 ,  5F033HH04 ,  5F033HH05 ,  5F033HH06 ,  5F033HH08 ,  5F033HH11 ,  5F033HH18 ,  5F033HH19 ,  5F033HH33 ,  5F033MM01 ,  5F033PP06 ,  5F033PP15 ,  5F033QQ09 ,  5F033QQ11 ,  5F033QQ19 ,  5F033QQ28 ,  5F033QQ31 ,  5F033QQ48 ,  5F033VV06 ,  5F033XX03