特許

J-GLOBAL ID：200903067114181725

符号化回路、回路、パリティ生成方法及び記憶媒体

発明者： 森岡 澄夫 ,  片山 泰尚
出願人/特許権者： インターナショナル・ビジネス・マシーンズ・コーポレ-ション
代理人 (1件)： 坂口 博 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-098647
公開番号（公開出願番号）：特開2000-307435
出願日： 1999年04月06日
公開日（公表日）： 2000年11月02日
要約：

【要約】【課題】最大誤り訂正数の異なる複数の符号化回路を有する回路において、それら符号化回路どうしについて、回路の大半を共有できるようにして、全体の回路規模を縮小すること。【解決手段】誤り訂正能力の異なるa(ここでaは2以上の整数)種類のビット数のパリティを計算可能な符号化回路において、入力された情報語に所定の固定値を付加した修整語を生成する付加回路と、前記付加回路に接続され、前記修整語と行列Pを用いて線形演算を行い中間信号uを生成する第1の回路と、前記第1の回路に接続され、前記中間信号の全部又は一部と行列Q1,...,Qaをそれぞれ用いて線形演算を行い、それぞれが異なるビット数のパリティ値p1,...,paを生成するa個の線形演算回路を有する第2の回路と、を設ける。

請求項（抜粋）：

誤り訂正能力の異なるa(ここでaは2以上の整数)種類のビット数のパリティを計算可能な単一の符号化回路であって、入力された情報語に所定の固定値を付加した修整語を生成する付加回路と、前記付加回路に接続され、前記修整語と行列Pを用いて線形演算を行い中間信号uを生成する第1の回路と、前記第1の回路に接続され、前記中間信号の全部又は一部と行列Q1,...,Qaをそれぞれ用いて線形演算を行い、それぞれが異なるビット数のパリティ値p1,...,paを生成するa個の線形演算回路を有する第2の回路と、を有する符号化回路。

IPC (3件)：

H03M 13/00 ,  G06F 11/10 330 ,  H04L 1/00

FI (3件)：

H03M 13/00 ,  G06F 11/10 330 Q ,  H04L 1/00 A

Fターム (20件)：

5B001AA01 ,  5B001AA03 ,  5B001AA11 ,  5B001AB02 ,  5B001AC01 ,  5J065AD02 ,  5J065AD07 ,  5J065AD11 ,  5J065AE02 ,  5J065AE06 ,  5J065AF03 ,  5J065AG01 ,  5J065AG02 ,  5J065AG09 ,  5J065AH01 ,  5J065AH07 ,  5K014AA05 ,  5K014BA02 ,  5K014BA08 ,  5K014EA01

引用特許：

審査官引用 (3件)

• 情報の保管方法
  公報種別：公開公報   出願番号：特願平6-115064   出願人：ソニー株式会社
• ディジタル信号伝送方式及びそれに用いる送信装置並びに受信装置
  公報種別：公開公報   出願番号：特願平6-126273   出願人：三菱電機株式会社
• 特開平2-030240