特許

J-GLOBAL ID：200903067129827192

半導体集積回路およびその製造方法

発明者： 小野 力
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 後藤 洋介 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-099240
公開番号（公開出願番号）：特開2000-294737
出願日： 1999年04月06日
公開日（公表日）： 2000年10月20日
要約：

【要約】【課題】 クロックスキューの低減を図ることにより、高速処理ができる。【解決手段】 上位階層マクロ5のPLL5だけでなく下位階層マクロ1〜4それぞれにもPLLマクロ11〜14それぞれを備えている。PLLマクロ15は半導体集積回路10のチップ入力と下位階層マクロ1〜4それぞれの入口との位相を一致させ、CTSバッファ21が下位階層マクロ1〜4それぞれまでのクロック遅延差を無しとしている。一方、PLLマクロ11は下位階層マクロ1の入力からFF回路31までの位相を一致させ、CTSバッファ21は下位階層マクロ1の入力からFF回路31までのクロック遅延差を無しとしている。PLLマクロ12〜14それぞれも、PLLマクロ11と同様な構成および機能を有している。

請求項（抜粋）：

複数の階層マクロを搭載する半導体集積回路において、各階層マクロ内に、それぞれの内部でクロック位相を調整する位相同期ループ(PLL)マクロを備えることを特徴とする半導体集積回路。

IPC (3件)：

H01L 27/04 ,  H01L 21/822 ,  H01L 21/82

FI (2件)：

H01L 27/04 D ,  H01L 21/82 W

Fターム (14件)：

5F038CD06 ,  5F038CD08 ,  5F038CD09 ,  5F038DF06 ,  5F038EZ20 ,  5F064AA04 ,  5F064BB19 ,  5F064BB26 ,  5F064BB40 ,  5F064DD04 ,  5F064DD25 ,  5F064EE03 ,  5F064EE08 ,  5F064EE47

引用特許：

審査官引用 (2件)

• 半導体集積回路装置
  公報種別：公開公報   出願番号：特願平10-090176   出願人：東芝マイクロエレクトロニクス株式会社, 株式会社東芝
• 半導体装置
  公報種別：公開公報   出願番号：特願平8-336445   出願人：株式会社日立製作所