特許

J-GLOBAL ID：200903067130660030

積層セラミック電子部品の製造方法

発明者： 鎌田 雄樹 ,  及川 悟 ,  蝦名 広
出願人/特許権者： 松下電器産業株式会社
代理人 (3件)： 岩橋 文雄 ,  坂口 智康 ,  内藤 浩樹
公報種別：公開公報
出願番号（国際出願番号）：特願2002-163938
公開番号（公開出願番号）：特開2004-014668
出願日： 2002年06月05日
公開日（公表日）： 2004年01月15日
要約：

【課題】内部電極層の有無による凹凸を抑制し、優れた電気特性を有する積層セラミック電子部品を提供することを目的とするものである。【解決手段】台座20上にセラミック層13と段差抑制用セラミック層11とを積層し下無効層部14を形成する第1の工程と、次に下無効層部14の上にセラミック層13と内部電極層12とを交互に積層した有効層部15を形成する第2の工程と、次いで有効層部15の上にセラミック層13を積層した上無効層部17を形成し積層体ブロックを得る第3の工程と、その後、積層体ブロックを切断し焼成する第4の工程とを備え、段差抑制用セラミック層11は、積層体ブロックの厚み方向において内部電極層12の非形成部あるいは他の部分よりも内部電極層12の積層数の少ない部分に設けるものである。【選択図】 図1

請求項（抜粋）：

支持体上にセラミック層と段差抑制用セラミック層とを積層し下無効層部を形成する第1の工程と、次に前記下無効層部の上にセラミック層と内部電極層とを交互に積層した有効層部を形成する第2の工程と、次いで前記有効層部の上にセラミック層を積層した上無効層部を形成し積層体を得る第3の工程と、その後前記積層体を焼成する第4の工程とを備え、前記段差抑制用セラミック層は、前記積層体厚み方向において前記内部電極層非形成部あるいは他の部分よりも前記内部電極層の積層数の少ない部分に設ける積層セラミック電子部品の製造方法。

IPC (2件)：

H01G4/30 ,  H01G4/12

FI (2件)：

H01G4/30 311F ,  H01G4/12 364

Fターム (13件)：

5E001AB03 ,  5E001AD02 ,  5E001AH09 ,  5E001AJ02 ,  5E082AB03 ,  5E082BC38 ,  5E082FG06 ,  5E082FG26 ,  5E082KK01 ,  5E082LL01 ,  5E082LL02 ,  5E082PP08 ,  5E082PP09