特許
J-GLOBAL ID：200903067139958317
半導体試験装置
発明者：
出願人/特許権者：
公報種別：公開公報
出願番号（国際出願番号）：特願平9-001496
公開番号（公開出願番号）：特開平9-318713
出願日： 1997年01月08日
公開日（公表日）： 1997年12月12日
要約：
【要約】 (修正有)【課題】 CADデ-タを用いて、実際に製造された半導体部品の試験を可能にする半導体試験装置を提供する。【解決手段】 被試験半導体部品のCADによる設計デ-タからその被試験半導体部品の所定の端子とそれに印加するテストベクタの波形の変化を抽出し、その端子デ-タ、波形の変化デ-タおよびその変化の時刻デ-タを得る手段と、そのテストベクタに波形変化が存在したことを示すデ-タを上記端子デ-タに関連して格納するためのイベントメモリ42と、上記波形変化の生じた時刻を基準周期からの遅延時間デ-タとして格納するための遅延デ-タメモリ38と、波形の変化を示す波形デ-タを格納するための波形デ-タメモリ40と、イベントメモリ42から読みだされた出力信号に遅延時間を付加するための時間遅延回路44とを有する。
請求項（抜粋）：
被試験半導体部品に試験信号を基準周期毎に与えてその結果として得られる被試験半導体部品の出力信号を期待値と比較して、その半導体部品の良否を試験するための半導体試験装置において、上記被試験半導体部品のCADによる設計デ-タからその被試験半導体部品の所定の端子とそれに印加するテストベクタの波形の変化を抽出し、その端子デ-タ、波形の変化デ-タおよびその変化の時刻デ-タを得る抽出手段と、そのテストベクタに波形変化が存在したことを示すイベントデ-タを、上記端子デ-タに関連して格納するためのイベントメモリと、上記波形変化の生じた時刻を上記基準周期からの遅延時間デ-タとして格納するための遅延デ-タメモリと、上記波形変化の生じたときの波形の変化を示す波形デ-タを格納するための波形デ-タメモリと、上記遅延デ-タメモリから読みだされた遅延デ-タに基づき、上記イベントメモリから上記基準周期で読みだされた出力信号に遅延時間を付加するための時間遅延回路と、を有する半導体試験装置。
IPC (2件)：
G01R 31/3183
, G01R 31/28
G01R 31/28 Q
, G01R 31/28 H
