特許

J-GLOBAL ID：200903067177728511

半導体装置及びその製造方法、並びに携帯電子機器

発明者： 岩田 浩 ,  柴田 晃秀
出願人/特許権者： シャープ株式会社
代理人 (1件)： 佐々木 晴康 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-274740
公開番号（公開出願番号）：特開2003-086794
出願日： 2001年09月11日
公開日（公表日）： 2003年03月20日
要約：

【要約】【課題】 ゲート空乏層の伸びを抑制して駆動電流を大きくしたDTMOSにおいて、拡散層領域と浅いウエル領域の接合容量を低減し、より低消費電力で、高速動作を可能にする。【解決手段】 半導体基板上に第1導電型の深いウェル領域と、第2導電型の浅いウェル領域と、素子分離領域とを形成する。この上に、素子分離領域上に第1導電型のソース領域およびドレイン領域、上記ソース領域および上記ドレイン領域との間であって、上記第2導電型の浅いウェル領域上にチャネル領域を形成する。そして、上記チャネル領域上にゲート絶縁膜、ゲート電極を形成し、上記ゲート電極と上記第2導電型の浅いウェル領域を電気的に接続する。

請求項（抜粋）：

半導体基板と、上記半導体基板上に形成された第1導電型の深いウェル領域と、上記第1導電型の深いウェル領域上に形成された第2導電型の浅いウェル領域と、素子分離領域と、第1導電型のソース領域およびドレイン領域と、上記ソース領域および上記ドレイン領域との間であって、上記第2導電型の浅いウェル領域上に形成されたチャネル領域と、上記チャネル領域上に形成されたゲート絶縁膜と、上記ゲート絶縁膜上に形成されたゲート電極とを備え、上記ゲート電極と上記第2導電型の浅いウェル領域とは電気的に接続され、上記ソース領域および上記ドレイン領域は上記素子分離領域上に形成されたことを特徴とする半導体装置。

IPC (3件)：

H01L 29/78 ,  H01L 21/8238 ,  H01L 27/092

FI (3件)：

H01L 29/78 301 X ,  H01L 29/78 301 J ,  H01L 27/08 321 B

Fターム (39件)：

5F048AB10 ,  5F048AC03 ,  5F048BB05 ,  5F048BB08 ,  5F048BB12 ,  5F048BC16 ,  5F048BE03 ,  5F048BE09 ,  5F048BG14 ,  5F048DA23 ,  5F048DA25 ,  5F140AA01 ,  5F140AA02 ,  5F140AA06 ,  5F140AA12 ,  5F140AB03 ,  5F140AC10 ,  5F140AC19 ,  5F140BA01 ,  5F140BC12 ,  5F140BF04 ,  5F140BF11 ,  5F140BF18 ,  5F140BG08 ,  5F140BG12 ,  5F140BH28 ,  5F140BH34 ,  5F140BH45 ,  5F140BJ01 ,  5F140BJ08 ,  5F140BK13 ,  5F140BK21 ,  5F140BK34 ,  5F140BK39 ,  5F140CB04 ,  5F140CB08 ,  5F140CE07 ,  5F140CF03 ,  5F140CF04