特許
J-GLOBAL ID：200903067199973013
冗長化メモリのエラー訂正機構
発明者：
出願人/特許権者：
代理人 (1件)：
後藤 洋介 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-206999
公開番号（公開出願番号）：特開平10-049448
出願日： 1996年08月06日
公開日（公表日）： 1998年02月20日
要約：
【要約】【課題】 冗長化されたメモリにおいて、メモリのソフトエラーの蓄積によって、リカバリー不可能なエラーに発展することを防止し、より信頼性の高い冗長化メモリを実現すること。【解決手段】 メモリ2のリード時に訂正可能なエラーが検出された時、その時のアドレスとデータを保持する修正アドレス/データバッファ6を設ける。このバッファに格納されているアドレスのメモリ上のデータは、メモリ上のエラーを訂正しない限り、いずれ訂正不可能なエラーに進展する恐れがある。その後、メモリからリード時に訂正不可能なエラーが検出された時、訂正不可能なエラーを起こしたデータがバッファに格納されているいるかどうかをチェックし、バッファに格納されている場合はバッファからデータをリプライすることによって訂正不可能なエラーでもリカバリーすることを可能にする。
請求項（抜粋）：
対故障性を高めるために、同期して動作する冗長化された記憶部を備えたシステムにおいて、前記記憶部からリードされたデータに訂正可能なエラーと訂正不可能なエラーがあるかどうかを検出するエラー検出回路と、該エラー検出回路で訂正可能なエラーが検出された場合にそのエラーを訂正するエラー訂正回路と、前記記憶部に対するリードアドレスを保持するアドレスレジスタと、前記エラー検出回路で訂正可能なエラーが検出されたことを通知された時前記エラー訂正回路からのエラー訂正データと前記アドレスレジスタからの前記記憶部のリードアドレスを保持する修正アドレス/データバッファと、前記アドレスレジスタに保持されているアドレスと前記修正アドレス/データバッファに保持されている全てのアドレスを比較するアドレス比較回路と、該アドレス比較回路で一致するアドレスがあった場合は前記エラー検出回路から訂正不可能なエラーが検出されたとしてもその通知を抑止する訂正不可能エラー通知抑止手段と、前記エラー検出回路で訂正不可能なエラーを検出した場合は前記アドレス比較回路でアドレスの一致した前記修正アドレス/データバッファのデータを選択し、訂正不可能なエラーがない場合は前記エラー訂正回路の出力を選択する訂正データ選択手段とを有することを特徴とする冗長化メモリのエラー訂正機構。
IPC (2件)：
G06F 12/16 320
, G06F 12/16
G06F 12/16 320 M
, G06F 12/16 320 F
