特許

J-GLOBAL ID：200903067274570698

ダイナミックRAM装置及びその製造方法

発明者： 山中 俊明 ,  木村 紳一郎 ,  伊藤 清男 ,  松岡 秀行 ,  関口 知紀
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 高橋 明夫
公報種別：公開公報
出願番号（国際出願番号）：特願平8-234272
公開番号（公開出願番号）：特開平10-079478
出願日： 1996年09月04日
公開日（公表日）： 1998年03月24日
要約：

【要約】【課題】低消費電力で高信頼、高密度の立体構造のキャパシタを有するDRAM装置を提供する。【解決手段】基板より上部のシリコン酸化膜11内にトレンチキャパシタを形成しプレート電極14をトレンチ内に埋め込むことによりプレート電極をメモリセル毎に分離し、1ワード線で選択されるメモリセルのプレート電極14が共通に接続されるようにプレート配線となる金属配線16をトレンチキャパシタの上部に設けた。【効果】隣接するメモリセルとは異なる信号をキャパシタのプレート電極に独立して供給することができるため、データ線の信号振幅を小さくでき、しかも高さの高いトレンチキャパシタにより蓄積容量を大きくすることができるため、低消費電力でアルファー線耐性のある高信頼で、高密度なDRAM装置を提供することができる。

請求項（抜粋）：

半導体基板上にスイッチ用トランジスタとキャパシタをもつメモリセルが複数個形成され、当該キャパシタの蓄積電極及びプレート電極はそれぞれスイッチ用トランジスタのソース(又はドレイン)及び電位を制御する駆動回路に接続されたダイナミックRAM装置において、上記キャパシタはスイッチ用トランジスタが形成された基板主面より上部の第1の絶縁膜中に形成されたトレンチ型のキャパシタであって、上記駆動回路からプレート電極へ給電するプレート配線が上記プレート電極より上部の層に設けられ、かつ、複数個のメモリセルが複数のグループから構成され、それぞれのグループ毎に上記プレート配線によって上記駆動回路に接続されたことを特徴とするダイナミックRAM装置。

IPC (4件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 27/04 ,  H01L 21/822

FI (3件)：

H01L 27/10 621 B ,  H01L 27/04 C ,  H01L 27/10 681 C