MIS型半導体装置の製造方法

発明者：
出願人/特許権者：
代理人 (1件)：國分孝悦
公報種別：公開公報
出願番号（国際出願番号）：特願平4-109232
公開番号（公開出願番号）：特開平5-283425
出願日： 1992年04月02日
公開日（公表日）： 1993年10月29日
要約：

【要約】【目的】 GOLD構造でしかもパンチスルー耐圧の高いMIS型半導体装置を製造することができる方法を提供する。【構成】選択酸化法で素子活性領域をパターニングするために用いた耐酸化膜のうちでチャネル領域上の部分のみを残し、この耐酸化膜をマスクにしてN- 型の不純物層15を形成する。その後、不純物層15上にSiO2 膜16を形成し、耐酸化膜を除去した後、SiO2 膜16をマスクにしてP型の不純物層18をチャネル領域の深い位置に形成する。そして、チャネル領域の表面にSiO2 膜21を形成し、このSiO2 膜21からSiO2 膜16上にかけて広がる多結晶Si膜22でゲート電極を形成し、この多結晶Si膜22をマスクにしてN+ 型の不純物層23を形成する。従って、SiO2 膜21、16がゲート絶縁膜になる。

請求項（抜粋）：

素子活性領域をパターニングするために用いた前記素子活性領域上のマスク層のうちでチャネル領域上の部分のみを残すように前記マスク層をパターニングする工程と、パターニングした前記マスク層をマスクにして、半導体基板とは反対導電型で不純物濃度が相対的に低い第1の不純物層を前記素子活性領域に形成する工程と、パターニングした前記マスク層をマスクにして、前記第1の不純物層上に第1の絶縁膜を形成する工程と、前記マスク層を除去した後、前記第1の絶縁膜をマスクにして、前記半導体基板と同一導電型で且つこの半導体基板よりも不純物濃度が高い第2の不純物層を前記チャネル領域の表面よりも深い位置に形成する工程と、この形成の後に、前記チャネル領域の表面に第2の絶縁膜を形成する工程と、前記第2の絶縁膜を覆い且つ前記第1の絶縁膜上にかけて広がるゲート電極を形成する工程と、前記ゲート電極をマスクにして、前記第1の絶縁膜を除去する工程と、この除去の後に、前記ゲート電極をマスクにして、前記半導体基板とは反対導電型で不純物濃度が相対的に高い第3の不純物層を前記素子活性領域に形成する工程とを有するMIS型半導体装置の製造方法。

IPC (2件)：

H01L 21/336 , H01L 29/784

FI (2件)：

H01L 29/78 301 L , H01L 29/78 301 G

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