特許

J-GLOBAL ID：200903067310346619

半導体装置の製造方法

発明者： 三好 康介
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 菅野 中
公報種別：公開公報
出願番号（国際出願番号）：特願2000-011661
公開番号（公開出願番号）：特開2001-203346
出願日： 2000年01月20日
公開日（公表日）： 2001年07月27日
要約：

【要約】【課題】 高融点金属サリサイド構造を用いたソース・ドレインを形成する際に、ゲート電極とソース・ドレイン領域の間でのリークを回避する。【解決手段】 サリサイド構造を用いたトランジスタのソース・ドレインを形成する半導体装置の製造方法であって、サリサイド構造を用いたトランジスタのソース・ドレイン(SD)領域の形成において、ゲート電極に形成する側壁膜(サイドウォール・スペーサ膜)の下方に金属シリサイド反応抑制のための不純物層106を形成することによって、ゲート電極104とソース・ドレイン(SD)の間のリークを抑制する。

請求項（抜粋）：

サリサイド構造を用いたトランジスタのソース・ドレイン領域を形成する半導体装置の製造方法であって、ゲート電極に形成する側壁膜の下方に金属シリサイド反応抑制のための不純物層を形成することにより、トランジスタのゲート電極とソース・ドレインの間のリークを抑制し、前記側壁膜の形成後に、前記金属シリサイド反応抑制のための不純物層を除去することを特徴とする半導体装置の製造方法。

IPC (2件)：

H01L 29/78 ,  H01L 21/336

Fターム (22件)：

5F040DA00 ,  5F040DC01 ,  5F040EC01 ,  5F040EC04 ,  5F040EC07 ,  5F040EC13 ,  5F040EF01 ,  5F040EF02 ,  5F040EF11 ,  5F040EH02 ,  5F040EH07 ,  5F040EM01 ,  5F040FA03 ,  5F040FA05 ,  5F040FA16 ,  5F040FA18 ,  5F040FA19 ,  5F040FB02 ,  5F040FB04 ,  5F040FC00 ,  5F040FC15 ,  5F040FC19