特許
J-GLOBAL ID：200903067325887640
半導体装置の製造方法
発明者：
出願人/特許権者：
公報種別：公開公報
出願番号（国際出願番号）：特願平6-158820
公開番号（公開出願番号）：特開平8-031844
出願日： 1994年07月11日
公開日（公表日）： 1996年02月02日
要約：
【要約】【目的】1回のパターニング工程で処理することができ、かつ、ゲート電極下部とゲート電極上部(マッシュルーム部)との位置合わせの整合が自動的に行われ、そして、ソース・ゲート間抵抗(Rs)の低減とゲート抵抗(Rg)の低減を図り、ゲート電極を剥離しにくくして歩留まりを向上させる。【構成】1)半導体基板1に形成した活性層2上に、絶縁膜5、マスク層6を順次積層し、マスク層6のゲート電極11形成予定領域にゲート長に相当する開口7を形成する工程と、 2)マスク層6をマスクとして、絶縁膜5を選択的に除去して開口窓8を形成する工程と、 3)マスク層6の開口7を広げて開口部9を形成する工程と、 4)絶縁膜5をマスクとして活性層2を所定の深さまでエッチンングしてリセス10を形成する工程と、 5)リセス10およびその周辺の絶縁膜5上にゲート電極11となる金属を形成する工程と、よりなる。
請求項（抜粋）：
下記の工程からなる半導体装置の製造方法。1.半導体基板に形成した活性層上に、絶縁膜、マスク層を順次積層し、前記マスク層のゲート電極形成予定領域に対応する部分に開口を形成する工程と、2.前記マスク層をマスクとして、前記絶縁膜を選択的に除去して開口窓を形成する工程と、3.前記マスク層の開口を広げて開口部を形成する工程と、4.前記絶縁膜をマスクとして前記活性層を所定の深さまでエッチンングしてリセスを形成する工程と、および5.リセスおよびその周辺の前記絶縁膜上にゲート電極となる金属を形成する工程。
IPC (2件)：
H01L 21/338
, H01L 29/812
