半導体装置およびその製造方法

発明者： , ,
出願人/特許権者：
代理人 (1件)：吉田茂明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-209173
公開番号（公開出願番号）：特開平11-054748
出願日： 1997年08月04日
公開日（公表日）： 1999年02月26日
要約：

【要約】【課題】オン電圧を低減する。【解決手段】 n型シリコン層(SOI層)3には、p型ベース層4およびn型エミッタ層5を分断するようにゲート溝8の列が形成されている。ゲート溝8はn型エミッタ層5からコレクタ電極21へと向かうように延在する。ゲート溝8の内側には、ゲート絶縁膜9を介してゲート電極10が埋設されている。ゲート電極10がp型ベース層4の縦断面に対向するので、チャネル幅が広く確保される。また、ゲート溝8に対向するn型シリコン層3の広い領域が、ホールの蓄積層として機能する。これらの結果、オン電圧が低減される。

請求項（抜粋）：

半導体装置において、一方主面と他方主面とを有する第1導電型式の第1半導体層と、前記第1半導体層の前記一方主面に選択的に形成された第2導電型式の第2半導体層と、前記第2半導体層の露出面の内側に、当該第2半導体層よりも浅く、選択的に形成され、前記第1半導体層よりも不純物濃度の高い第1導電型式の第3半導体層と、前記第1半導体層の前記一方主面に、前記第2半導体層から離れて選択的に露出する第4半導体層と、前記第2および第3半導体層に接続された第1主電極と、前記第4半導体層に接続された第2主電極と、を備え、前記第1半導体層は、前記一方主面に開口するゲート溝を規定し、当該ゲート溝は、前記第3半導体層から前記第2主電極へと向かう方向へ延在し、しかも、少なくとも、前記第3半導体層の前記第2主電極に近い端縁から前記第2半導体層の前記第2主電極に近い端縁までを、横断するように規定されており、前記半導体装置は、前記ゲート溝の前記第1半導体層で規定される内壁面を覆うゲート絶縁膜と、当該ゲート絶縁膜を介して前記ゲート溝に埋設されたゲート電極と、をさらに備える半導体装置。

IPC (2件)：

H01L 29/78 , H01L 29/786

FI (5件)：

H01L 29/78 655 Z , H01L 29/78 301 X , H01L 29/78 622 , H01L 29/78 652 K , H01L 29/78 653 A

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