特許

J-GLOBAL ID：200903067428043203

バースト同期回路

発明者： 廣田 正樹
出願人/特許権者： 富士通株式会社
代理人 (1件)： ▲高▼須 宏
公報種別：公開公報
出願番号（国際出願番号）：特願平9-330237
公開番号（公開出願番号）：特開平11-163845
出願日： 1997年12月01日
公開日（公表日）： 1999年06月18日
要約：

【要約】【課題】 バースト同期回路に関し、バースト信号の受信状態に忠実な最適のバースト同期を得ることを課題とする。【解決手段】 バースト入力のデータ信号RDと該データ信号を取り込むためのクロック信号DCKとの位相を合わせるバースト同期回路において、データ信号RDをその1ビット周期よりも短い時間間隔で順次遅延させ、これらをクロック信号DCKによりサンプリングするデータサンプリング部21と、複数のサンプリングデータ信号SDにつき隣同士で論理レベルの異なるエッジEDを検出するエッジ検出部22と、データ信号の複数ビット区間につき検出された各エッジデータのエッジ分布EPを検出するエッジ分布検出部25と、エッジ分布EPに基づき最適位相のデータ信号等を選択するための選択信号SLを生成する選択信号生成部25とを備える。

請求項（抜粋）：

バースト入力のデータ信号と該データ信号を取り込むためのクロック信号との位相を合わせるバースト同期回路において、前記データ信号をその1ビット周期よりも短い時間間隔で順次遅延させ、これらを前記クロック信号によりサンプリングするデータサンプリング部と、前記サンプリングされた複数のサンプリングデータ信号につき隣同士で論理レベルの異なるエッジを検出するエッジ検出部と、前記データ信号の複数ビット区間につき前記検出された各エッジデータのエッジ分布を検出するエッジ分布検出部と、前記検出されたエッジ分布に基づき最適位相のデータ信号又はクロック信号を選択するための選択信号を生成する選択信号生成部とを備えることを特徴とするバースト同期回路。