特許
J-GLOBAL ID：200903067503767360
強誘電体キャパシタを利用するブートストラッピング回路
発明者：
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出願人/特許権者：
代理人 (1件)：
長谷川 芳樹 (外5名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-078514
公開番号（公開出願番号）：特開平10-027480
出願日： 1997年03月28日
公開日（公表日）： 1998年01月27日
要約：
【要約】【課題】 強誘電体プロセスを利用する集積回路強誘電体メモリアレイあるいは他の集積回路において、内部ノード、ワード線、ワード線のセグメント若しくはこれら同類ものの電圧レベルを押し上げるための密集した回路配置を提供する。【解決手段】 強誘電体メモリアレイは、強誘電体メモリセル(16A〜16D)の横列に接続されたワード線と、ワード線に電源の全供給電圧をもたらすワード線ドライバ回路14とを含む。ブートストラッピング回路42は、ワード線とブースト信号を受けるブースト線との間に接続されている。ブートストラッピング回路42は、強誘電体のキャパシタと、ワード線のピーク電圧が電源の供給電圧より大きくなるように第1の動作モードにおいてブースト線とワード線との間に強誘電体のキャパシタを結合し、且つ第2の動作モードにおいてブースト線から強誘電体のキャパシタを分離するための結合回路の構成部分とを含む。
請求項（抜粋）：
入力信号を受ける入力ノードと、出力信号を供給する出力ノードと、強誘電体キャパシタと、前記入力信号のピーク電圧よりも前記出力信号のピーク電圧が高くなるように第1の動作モードにおいて前記入力ノードと前記出力ノードとの間に強誘電体キャパシタを結合し、且つ第2の動作モードにおいて前記入力ノードから前記強誘電体キャパシタを分離するための結合手段と、を備えるブートストラップ回路。
IPC (2件)：
FI (2件)：
G11C 11/34 352 A
, G11C 11/22
