特許
J-GLOBAL ID：200903067523119225
不揮発性メモリ装置及びその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
八田 幹雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-192939
公開番号（公開出願番号）：特開平11-195772
出願日： 1998年07月08日
公開日（公表日）： 1999年07月21日
要約：
【要約】【課題】 不揮発性メモリ装置及びその製造方法を提供する。【解決手段】 ビットラインとワードラインが交差する領域に設けられたゲート104 およびソース112a/ドレイン112bからなる単位セルと、セルのドレイン112bと、ビットライン124 をコンタクト122 を通して連結させる第1導電体からなるパッド層116bと、ソース112aをワードライン方向に隣接するセルのソース112aと連結させるために、パッド層116bから分離された第1導電体からなるソース連結層116aとを備え、コンタクト122 の一部とゲート104 とがオーバーラップしている領域iを有することを特徴とする不揮発性メモリ装置。これにより、パッド層とソース連結層との間隔をワードラインの幅より小さくパタニングすることができるので、ビットラインコンタクトとパッド層との距離を一定に維持しながら、ビットラインコンタクトとワードラインが部分的に重なるように形成してセルの面積を縮小することができる。
請求項（抜粋）：
一定の間隔で平行に配列された複数のビットラインと、前記ビットラインに垂直に一定の間隔で配列された複数のワードラインと、前記ビットラインと前記ワードラインが交差する領域に位置し、第1導電型の半導体基板の上部にゲート絶縁膜を介して隣接する単位セルのゲートに連結されて前記ワードラインを形成するゲートと、前記ゲートの両側の前記半導体基板表面に形成された第2導電型のソース/ドレイン領域とを有する単位セルと、前記セルのドレイン領域に連結され、その上部にビットラインコンタクトを通して前記ビットラインに連結されている第1導電体からなるパッド層と、前記セルのソース領域の上部にワードライン方向に隣接するセルのソース領域を連結させるように形成され、前記パッド層から分離された前記第1導電体からなるソース連結層とを備え、前記ビットラインコンタクトの一部が前記セルのゲートと重なる領域を有することを特徴とする不揮発性メモリ装置。
IPC (7件)：
H01L 27/115
, G11C 16/04
, H01L 21/8246
, H01L 27/112
, H01L 21/8247
, H01L 29/788
, H01L 29/792
H01L 27/10 434
, G11C 17/00 621 A
, H01L 27/10 433
, H01L 29/78 371
