特許

J-GLOBAL ID：200903067524123099

半導体記憶装置

発明者： 廣田 卓哉
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-336928
公開番号（公開出願番号）：特開平7-202031
出願日： 1993年12月28日
公開日（公表日）： 1995年08月04日
要約：

【要約】 (修正有)【目的】新たな容量用のキャパシタ電極を形成させたり、平坦性を損なうことなく、単位面積当たり、より大きな容量を持つ半導体記憶素子用の容量素子を形成する。【構成】単結晶シリコン基板上に、MOSトランジスタのゲートとして用いられている第1の多結晶シリコン層とメモリセルのグランド配線として用いられている第2の多結晶シリコン層を有するスタティックメモリ装置において、第1多結晶シリコン層を挟んで、その下方の単結晶シリコン基板と上方の第2多結晶シリコン層が電気的に同一電位になるようにする。そして、第1多結晶シリコン層上のシリコン酸化膜にコンタクトホールを形成し、コンタクトホールの任意の部分に単結晶シリコン基板と第1多結晶シリコン層間と同等の厚さの第1-第2多結晶シリコン層間膜を介して第2多結晶シリコン層が形成される。これにより、その上部のシリコン酸化膜における平坦性が保たれている。

請求項（抜粋）：

単結晶シリコン基板上に、MOSトランジスタのゲートとして用いられている第1の多結晶シリコン層とメモリセルのグランド配線として用いられている第2の多結晶シリコン層を有するスタティックメモリ装置(SRAM)において、第1多結晶シリコン層を挟んで、その下方の単結晶シリコン基板と上方の第2多結晶シリコン層が電気的に同一電位となり、かつ、第1多結晶シリコン層上のシリコン酸化膜にコンタクトホールを形成し、コンタクトホールの任意の部分に単結晶シリコン基板と第1多結晶シリコン層間と同等の厚さの第1-第2多結晶シリコン層間膜を介して第2多結晶シリコン層が形成されることによって、その上部において平坦性が保たれていることを特徴とする容量素子を持つ半導体記憶装置。

IPC (4件)：

H01L 21/8244 ,  H01L 27/11 ,  G11C 11/412 ,  H01L 29/786

FI (3件)：

H01L 27/10 381 ,  G11C 11/40 301 ,  H01L 29/78 311 C