特許
J-GLOBAL ID：200903067533489829
半導体集積回路
発明者：
出願人/特許権者：
代理人 (1件)：
船橋 國則
公報種別：公開公報
出願番号（国際出願番号）：特願平8-005432
公開番号（公開出願番号）：特開平9-199608
出願日： 1996年01月17日
公開日（公表日）： 1997年07月31日
要約：
【要約】【課題】 スイッチング時における電源線、グランド線の電圧値の変動を抑制し、論理回路の遅延時間の増大や誤動作の発生を防止する。【解決手段】 Nウエル21とP型拡散層24、25、26とゲート22、23とからなるPMOS2、およびPウエル31とN型拡散層34、35、36とゲート32、33とからなるNMOS3からなるセル1が多数、規則的に配置されてなり、多数のセル1のうちの一部のセルが配線接続されて論理回路を構成する実使用セル1とされ、残部が未使用セル1とされ、実使用セルに電源線14およびグランド線15が配線接続されている半導体集積回路において、電源線14と未使用セル1のうちの少なくとも一つのNMOS3のゲート32とを電源接続線141によって接続し、グランド線15と未使用セルのうちの少なくとも一つのPMOS2のゲート23とをグランド接続線151によって接続した。
請求項（抜粋）：
基体に形成されたNウエルと、該Nウエルより前記基体の表層側に形成されたP型拡散層と、前記基体上に形成されたゲートとからなるPチャネルMOSトランジスタ、および前記基体に形成されたPウエルと、該Pウエルより前記基体の表層側に形成されたN型拡散層と、前記基体上に形成されたゲートとからなるNチャネルMOSトランジスタを有するセルが多数、規則的に配置されてなり、該多数のセルのうちの一部のセルが配線接続されて論理回路を構成する論理回路使用セルとされ、残部が前記論理回路に使用されない論理回路未使用セルとされ、前記論理回路使用セルに電源線およびグランド線が配線接続されてなる半導体集積回路において、前記電源線と、前記論理回路未使用セルのうちの少なくとも一つのNチャネルMOSトランジスタのゲートとが電源接続線によって接続され、前記グランド線と、前記論理回路未使用セルのうちの少なくとも一つのPチャネルMOSトランジスタのゲートとがグランド接続線によって接続されてなることを特徴とする半導体集積回路。
IPC (3件)：
H01L 21/8238
, H01L 27/092
, H03K 19/173
H01L 27/08 321 A
, H03K 19/173
