特許
J-GLOBAL ID：200903067581181500
シングルチップ・マイクロコンピュータ
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-042616
公開番号（公開出願番号）：特開平6-089348
出願日： 1992年02月28日
公開日（公表日）： 1994年03月29日
要約：
【要約】【構成】 外部メモリ7に対応して、少なくとも、アドレス判定回路2と、内部ROM3と、セレクタ4と、CPU5と、ラッチ回路6とを備えて構成され、動作モード指定端子51のデータ入力およびリセット端子52のリセット信号入力によるラッチ回路6の出力信号は、アドレス判定回路2に入力される。これにより、リセット解除時における動作モード指定端子51の論理値が保持され、リセット・レベルから非リセット・レベルに変化する時点の動作モード指定端子51の論理値がラッチされる。これにより、リセット解除後の動作モード指定端子51の論理値が変っても、ラッチ回路6の出力は変化しない。従って、外部メモリ動作モードでの動作開始時において、プログラム実行中の動作モードが内部ROM動作モードに変えられることがない。【効果】 プログラム実行中の動作モードが内部ROM動作モードに変えられないため、内部ROM或は内部E2 PROMのデータ内容に関する機密性が保持される。
請求項（抜粋）：
内部ROMを有し、所定の動作モード指定端子の論理値による選択作用を介して、前記内部ROMと、所定のインタフェース端子を介して接続される外部メモリの何れか一方をデータ格納手段の一つとして稼働するシングルチップ・マイクロコンピュータにおいて、前記動作モード指定端子における論理値を、リセット状態が解除される時点においてラッチするラッチ回路を備えることを特徴とするシングルチップ・マイクロコンピュータ。
IPC (3件)：
G06F 15/78 510
, G06F 15/78
, G06F 12/14 320
