特許
J-GLOBAL ID：200903067589116235
埋込チャネルFETを含む半導体デバイスを製造する方法
発明者：
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出願人/特許権者：
代理人 (1件)：
津軽 進
公報種別：公表公報
出願番号（国際出願番号）：特願平11-540168
公開番号（公開出願番号）：特表2002-502557
出願日： 1999年01月21日
公開日（公表日）： 2002年01月22日
要約：
【要約】本発明は、基板上に半導体材料の能動層及び第一の誘電体層の形成体を有する二重の凹部があるゲートFETを有する半導体デバイスを製造する方法であって、第二の誘電体層を形成するステップと、該第二の誘電体層に孔部を形成するステップと、その際、前記第一の誘電体層の第一の開口部が、同じ第一の幅を有しており、一方、この第一の幅よりも大きい第二の幅を有する前記第二の誘電体層に第二の開口部を形成し、及び、それから前記第一の幅を有する前記第一の開口部を介して土台をなす半導体層の予備的な凹部部をエッチングするステップと、該第二の幅よりも広い第三の幅を有する第三の開口部を形成するために第一の誘電体層にある前記第一の開口部を拡大するステップと、それから、実質的に前記第一の幅を有するより深い中央の凹部を形成するために前記予備的な凹部を介して半導体層をエッチングし、一方、前記第三の開口部を介して、実質的に前記第三の幅を有するより浅い周辺部の凹部をエッチングし、及び前記第二の開口部を介して、実質的に前記第二の幅を有し、前記中央のより深い凹部の上に、及び部分的には前記周辺部のより浅い凹部の上に延在する、ゲート用金属材料を蒸着するステップと、を有する方法に関する。
請求項（抜粋）：
中央の凹部全体を覆い及び周辺の凹部の一部にわたって連続的に延在するよ うに蒸着されたゲート電極、及び周辺の凹部よりも深いレベルの前記中央の凹 部を有する二重の凹部のゲートを有しているFETを含む半導体デバイスを製 造する方法において、この方法が前記FETを具現化するために、基板上に、 半導体材料の能動層及び第一の誘電体層を有する層のスタックを形成するステ ップを有し、 前記方法がさらに特に前記ゲート電極を形成するために、第一の誘電体層を異 なるエッチング特性を有する第二の誘電体層で覆い、この第二の誘電体層に孔 を形成し、それからこの第一の誘電体層に同じ第一の幅を持つ第一の開口部を 形成し、一方、第二の幅を持つ第二の開口部を形成するために第二の誘電体層 の前記孔を拡大し、それから前記第一の幅を持つ前記第一の開口部によって画 定される半導体材料の土台となる層において予備的な凹部をエッチングするス テップと、 第二の誘電体層の第二の開口部の第二の幅よりも広い第三の幅を持つ第三の開 口部を形成するために第一の誘電体層の前記第一の開口部を拡大し、それから 第一の誘電体層の前記第三の開口部の前記第三の幅を実質的に有するより浅い 前記周辺の凹部をエッチングする一方、前記第一の幅を実質的に有するより深 い前記中央の凹部を形成するために前記予備的な凹部を介して当該半導体層を エッチングするステップと、 ゲート用金属材料をより深い前記中央の凹部上へ蒸着し、この材料が前記第二 の誘電体層の前記第二の開口部によって画定された前記第二の幅に実質的に従 って前記周辺の凹部にわたって延在するようにするステップと、 を備えて成ることを特徴とする方法。
IPC (3件)：
H01L 29/778
, H01L 21/338
, H01L 29/812
