特許

J-GLOBAL ID：200903067625424871

アクティブマトリクス基板および表示装置

発明者： 小田 誠司 ,  後藤 政仁
出願人/特許権者： シャープ株式会社
代理人 (1件)： 奥田 誠司
公報種別：公開公報
出願番号（国際出願番号）：特願2003-118223
公開番号（公開出願番号）：特開2004-325627
出願日： 2003年04月23日
公開日（公表日）： 2004年11月18日
要約：

【課題】表示品位を低下させないで、画素開口率を向上できるアクティブマトリクス基板を提供する。【解決手段】本発明のアクティブマトリクス基板は、基板1と、基板の主面上に設けられた薄膜トランジスタおよび容量素子19とを備える。薄膜トランジスタはチャネル領域を含む半導体層を有する。容量素子19は、容量用誘電膜4と、容量用誘電膜を挟んで互いに対向するように配置された+-下部容量電極3および上部容量電極5とを有する。基板は、主面に凹部2を有し、主面は、上面1aと、凹部2を規定する、底面2a、および、底面と上面とに連続する側面2bとを有する。容量素子は、基板方向からみたときに、薄膜トランジスタのチャネル領域7cと重畳するように、薄膜トランジスタよりも基板側に配置されており、容量素子は、凹部の底面の少なくとも一部から側面の少なくとも一部まで延設されている。【選択図】 図1

請求項（抜粋）：

基板と、前記基板の主面上に設けられた薄膜トランジスタおよび容量素子とを備えるアクティブマトリクス基板であって、 前記薄膜トランジスタはチャネル領域を含む半導体層を有し、 前記容量素子は、容量用誘電膜と、前記容量用誘電膜を挟んで互いに対向するように配置された下部容量電極および上部容量電極とを有し、 前記基板は、前記主面に凹部を有し、前記主面は、上面と、前記凹部を規定する、底面、および、前記底面と前記上面とに連続する側面とを有し、 前記容量素子は、前記基板方向からみたときに、前記薄膜トランジスタの前記チャネル領域と重畳するように、前記薄膜トランジスタよりも前記基板側に配置されており、 前記容量素子は、前記凹部の前記底面の少なくとも一部から前記側面の少なくとも一部まで延設されている、アクティブマトリクス基板。

IPC (4件)：

G09F9/30 ,  G02F1/1368 ,  H01L21/336 ,  H01L29/786

FI (3件)：

G09F9/30 338 ,  G02F1/1368 ,  H01L29/78 612Z

Fターム (41件)：

2H092GA11 ,  2H092JA24 ,  2H092JB61 ,  2H092NA07 ,  5C094AA03 ,  5C094AA07 ,  5C094AA16 ,  5C094AA55 ,  5C094BA03 ,  5C094BA43 ,  5C094CA19 ,  5C094DA13 ,  5C094EA04 ,  5C094EB02 ,  5C094ED15 ,  5C094FB14 ,  5C094FB19 ,  5F110AA30 ,  5F110BB01 ,  5F110CC01 ,  5F110DD03 ,  5F110DD13 ,  5F110DD21 ,  5F110EE05 ,  5F110EE09 ,  5F110EE14 ,  5F110FF02 ,  5F110GG02 ,  5F110GG13 ,  5F110GG25 ,  5F110GG47 ,  5F110HJ01 ,  5F110HJ13 ,  5F110HL06 ,  5F110HL12 ,  5F110HM15 ,  5F110NN44 ,  5F110NN72 ,  5F110NN73 ,  5F110PP01 ,  5F110PP10