特許
J-GLOBAL ID：200903067677161844
半導体記憶装置
発明者：
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出願人/特許権者：
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代理人 (1件)：
鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平7-009680
公開番号（公開出願番号）：特開平8-203274
出願日： 1995年01月25日
公開日（公表日）： 1996年08月09日
要約：
【要約】【目的】半導体メモリのページアクセスモードにおいてセンスアンプを常に活性化しておく必要をなくし、センスアンプでの消費電流を抑制する。【構成】ページアクセスモードを有する半導体メモリにおいて、ロウアドレス入力A2 〜An により選択された複数のメモリセル10からの読み出しデータを検出する複数のセンスアンプ13と、複数のセンスアンプからのデータをラッチするための複数のラッチ回路15と、複数のラッチ回路に対応したページアドレス入力A0 〜A1 によりラッチデータを読み出すデコード回路16、17と、A2〜An 入力の変化時にパルス信号S1を、A0 〜A1 入力の変化時にパルス信号S2を発生する回路20と、信号S1の活性状態検知時にセンスアンプを一定期間以内活性化し、信号S2の活性状態検知時にセンスアンプを非活性状態に制御する回路30aとを具備することを特徴とする。
請求項（抜粋）：
メモリセルと、このメモリセルがマトリクス状に配列されたメモリセルアレイと、このメモリセルアレイ中の複数のメモリセルを選択するための第1のアドレス入力に基づいて選択された複数のメモリセルから読み出されたデータをそれぞれ検出するための複数のセンスアンプと、この複数のセンスアンプからのデータをそれぞれラッチするための複数のラッチ回路と、この複数のラッチ回路に対応した第2のアドレス入力に基づいて前記複数のラッチ回路からそれぞれのラッチデータを複数のデータ線を介してデータバス線に読み出すためのデコード回路と、前記第1のアドレス入力が変化した時に第1のパルス信号を発生し、前記第2のアドレス入力が変化した時に第2のパルス信号を発生するアドレス遷移検知回路と、上記アドレス遷移検知回路の出力信号のうち第1のパルス信号が活性化したことを検知した時に前記センスアンプを一定期間以内活性化するように制御し、上記アドレス遷移検知回路の出力信号のうち第2のパルス信号が活性化したことを検知した時に前記センスアンプを非活性状態に制御するセンスアンプ制御回路とを具備することを特徴とする半導体記憶装置。
IPC (2件)：
FI (2件)：
G11C 11/34 L
, G11C 17/00 520 B
