特許

J-GLOBAL ID：200903067680777376

半導体装置の製造方法、薄膜トランジスタ及び表示装置

発明者： 中村 弘喜
出願人/特許権者： 株式会社 液晶先端技術開発センター
代理人 (8件)： 鈴江 武彦 ,  河野 哲 ,  中村 誠 ,  蔵田 昌俊 ,  峰 隆司 ,  福原 淑弘 ,  村松 貞男 ,  橋本 良郎
公報種別：公開公報
出願番号（国際出願番号）：特願2005-245933
公開番号（公開出願番号）：特開2007-059794
出願日： 2005年08月26日
公開日（公表日）： 2007年03月08日
要約：

【課題】ソース領域及びドレイン領域における不純物の活性化及びコンタクト抵抗の低減を効率良く行うことができる、生産性に優れた半導体装置の製造方法を提供すること。【解決手段】基板上に半導体膜を形成する工程、前記半導体膜を含む前記基板上にゲート絶縁膜を形成する工程、前記ゲート絶縁膜上にゲート電極を形成する工程、前記ゲート電極をマスクとして前記ゲート絶縁膜をエッチングし、前記半導体膜を露出する工程、全面に金属層を形成する工程、前記ゲート電極をマスクとして前記半導体膜に不純物を注入する工程、及び前記不純物注入領域に熱処理を施し、前記半導体膜中の不純物を活性化するとともに、前記半導体膜と金属層との界面に金属シリサイド層を形成する工程を具備することを特徴とする。【選択図】図3

請求項（抜粋）：

基板上に半導体膜を形成する工程、 前記半導体膜を含む前記基板上にゲート絶縁膜を形成する工程、 前記ゲート絶縁膜上にゲート電極を形成する工程、 前記ゲート電極をマスクとして前記ゲート絶縁膜をエッチングし、前記半導体膜を露出する工程、 全面に金属層を形成する工程、 前記ゲート電極をマスクとして前記半導体膜に不純物を注入する工程、及び 前記不純物注入領域に熱処理を施し、前記半導体膜中の不純物を活性化するとともに、前記半導体膜と金属層との界面に金属シリサイド層を形成する工程 を具備することを特徴とする半導体装置の製造方法。

IPC (6件)：

H01L 21/336 ,  H01L 29/786 ,  H01L 21/20 ,  H01L 21/265 ,  H01L 21/28 ,  H01L 29/417

FI (6件)：

H01L29/78 616J ,  H01L21/20 ,  H01L21/265 602C ,  H01L21/28 301S ,  H01L29/50 M ,  H01L21/265 602B

Fターム (53件)：

4M104AA01 ,  4M104AA08 ,  4M104AA09 ,  4M104BB16 ,  4M104BB20 ,  4M104BB21 ,  4M104BB25 ,  4M104BB26 ,  4M104CC01 ,  4M104CC05 ,  4M104DD02 ,  4M104DD04 ,  4M104DD80 ,  4M104DD81 ,  4M104DD84 ,  4M104DD91 ,  4M104EE09 ,  4M104EE16 ,  4M104FF13 ,  4M104FF21 ,  4M104GG09 ,  4M104HH20 ,  5F110AA03 ,  5F110AA16 ,  5F110BB02 ,  5F110CC02 ,  5F110DD01 ,  5F110EE06 ,  5F110EE32 ,  5F110FF30 ,  5F110GG02 ,  5F110GG13 ,  5F110GG25 ,  5F110HJ01 ,  5F110HJ13 ,  5F110HJ23 ,  5F110HK05 ,  5F110HK40 ,  5F110HL03 ,  5F110HM15 ,  5F110PP03 ,  5F110PP35 ,  5F110QQ08 ,  5F110QQ11 ,  5F152BB02 ,  5F152CC04 ,  5F152CD12 ,  5F152CE05 ,  5F152CE24 ,  5F152CE45 ,  5F152FF03 ,  5F152FF15 ,  5F152FG03

引用特許：

出願人引用 (1件)

• 特開昭58-186949号公報