特許
J-GLOBAL ID：200903067695708990
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
吉田 研二 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-019022
公開番号（公開出願番号）：特開平6-232155
出願日： 1993年02月05日
公開日（公表日）： 1994年08月19日
要約：
【要約】【目的】 酸化工程における高融点金属シリサイド層の異常酸化や剥れを抑制する。【構成】 高融点金属シリサイド層を含むゲート電極を形成後、常圧CVD酸化膜で被覆し、その後に低圧CVD酸化膜を成膜する。このため、高融点シリサイド層を低圧CVD酸化膜成膜時の酸化雰囲気中にさらすことなく、カバレジ良くCVD酸化膜を形成することができる。さらに、この常圧CVD酸化膜と低圧CVD酸化膜を同時にエッチバックすることにより、形状の良いサイドスペーサを形成することができる。この結果、ポリサイド構造のゲート電極を有するデバイスを剥れや異常酸化を防止しつつ、LDD構造を制御性良く製造することができる。
請求項（抜粋）：
半導体基板上に高融点金属シリサイド層を含むポリサイド構造のゲート電極を加工形成する工程と、前記ゲート電極を第1のCVD酸化膜層で被覆する工程と、前記第1のCVD酸化膜層上に第2のCVD酸化膜層を成膜する工程と、前記第1のCVD酸化膜層と前記第2のCVD酸化膜層を同時に異方性ドライエッチングを用いてエッチバックする工程と、を含むことを特徴とする半導体装置の製造方法。
IPC (3件)：
H01L 21/336
, H01L 29/784
, H01L 21/283
