特許
J-GLOBAL ID：200903067708966323
メモリ制御装置
発明者：
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出願人/特許権者：
代理人 (1件)：
小鍜治 明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-138277
公開番号（公開出願番号）：特開平5-334175
出願日： 1992年05月29日
公開日（公表日）： 1993年12月17日
要約：
【要約】【構成】 システム間との通信を行なうインターフェイス装置1と、DRAMアクセスの制御を行なうDRAM制御装置2と、高速ページモードアクセスをサポートするDRAM3と、ページヒットの統計処理を行なうページヒット検出装置4とで構成する。ページヒット検出装置4は、インターフェイス装置1からDRAM制御装置2へ出力されるアドレスとアクセス情報信号を監視し、メモリアクセスごとにページヒットを検出する。そして、検出した結果と過去の検出結果をもとに強制ページモードあるいは非強制ページモードの切替えの判断を行なう。【効果】 自動的にメモリアクセスのページヒット率を検出し、動的にDRAMの高速ページモードアクセスを利用するため、システム側からDRAMメモリのページヒットを意識することなく高速なメモリアクセスが行なえる。
請求項（抜粋）：
高速ページモードが可能なDRAMと、外部システムからのメモリアクセス要求を受け前記DRAMに対するアドレスとそのアクセス情報信号を発生するインターフェイス装置と、前記インターフェイス装置が出力するアドレスおよびアクセス情報信号を入力し、そのアドレスと保持されている前回入力したアドレスとの比較結果を行ない、その結果から前記DRAMに対して列アドレスだけを出力し高速ページモードアクセスと行アドレスと列アドレスを出力する通常モードアクセスとを切替えるDRAM制御装置とを備えたことを特徴とするデータ転送装置。
引用特許：
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