半導体記憶装置及びその製造方法

発明者： , ,
出願人/特許権者：
代理人 (1件)：高橋明夫 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-196221
公開番号（公開出願番号）：特開平11-040683
出願日： 1997年07月22日
公開日（公表日）： 1999年02月12日
要約：

【要約】【課題】チャネル部への加工ダメージがなく高集積化に好適な微細なメモリセルを可能にする、強誘電体をゲート絶縁膜に用いたMFISトランジスタ構造の半導体記憶装置を提供する。【解決手段】ソース/ドレイン拡散層7は基板1上に堆積した多結晶シリコンからなる積み上げ拡散層3により形成し、この積み上げ拡散層3を自己整合的に酸化膜4と側壁絶縁膜5で絶縁する。チャネル部の基板を露出して溝を形成し、反応防止層6を介して強誘電体膜8を形成する。強誘電体膜は、積み上げ拡散層を覆う絶縁膜4上で加工する。イオン注入層31は拡散層7と同じ導電型とする。【効果】ゲート電極9は絶縁膜上で加工するため、チャネル部のゲートエッジへの加工ダメージを抑制できる。ゲート長となる溝の幅は0.1μm以下の微細化が可能であり、ギガビットクラスの超高集積メモリを実現できる。

請求項（抜粋）：

素子間分離領域を持つ第1導電型の半導体基板に所定間隔で形成された第2導電型の半導体領域と、第2導電型の半導体領域間の半導体基板上に反応防止膜と強誘電体膜の積層膜を介したゲート電極を有し、このゲート電極に印加する電圧により生じる強誘電体膜の分極方向によって第2導電型の半導体領域間に流れる電流を制御する半導体記憶装置において、第2導電型の半導体領域は半導体基板上に積層され、該第2導電型の半導体領域を拡散源として半導体基板に形成された拡散領域と側壁絶縁膜下の第2導電型のイオン注入領域をソース/ドレイン領域とし、第2導電型の半導体領域は側壁を覆う側壁絶縁膜によって反応防止膜と強誘電体膜との積層膜から絶縁され、強誘電体膜は側壁絶縁膜に覆われていない基板表面部分に反応防止膜を介して接し、ゲート電極は第2導電型の半導体領域を覆う層間絶縁膜上まで延在していることを特徴とする半導体記憶装置。

IPC (9件)：

H01L 21/8247 , H01L 29/788 , H01L 29/792 , H01L 27/04 , H01L 21/822 , H01L 27/10 451 , H01L 27/108 , H01L 21/8242 , H01L 29/78

FI (5件)：

H01L 29/78 371 , H01L 27/10 451 , H01L 27/04 C , H01L 27/10 651 , H01L 29/78 301 G

前のページに戻る