特許
J-GLOBAL ID：200903067756629541
ヒステリシスコンパレータ
発明者：
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出願人/特許権者：
代理人 (1件)：
笹島 富二雄
公報種別：公開公報
出願番号（国際出願番号）：特願平9-000939
公開番号（公開出願番号）：特開平10-197572
出願日： 1997年01月07日
公開日（公表日）： 1998年07月31日
要約：
【要約】【課題】ヒステリシスコンパレータにおいて、低消費電力化を図る。【解決手段】基準電圧発生回路の電源側抵抗R31、接地側抵抗R34の両端にFET1,2を接続し、COMP(コンパレータ)3の出力端をFET1,2のゲートに接続する。FET1,2は、COMP(コンパレータ)3の出力信号に応じて互いに逆動作をし、夫々、電源側抵抗R31、接地側抵抗R34を短絡する。これにより、ヒステリシスが発生する。
請求項（抜粋）：
複数の抵抗を用いて電源電圧を分圧し、基準電圧を発生させる基準電圧発生手段と、短絡信号が入力されたとき、電源側の抵抗を短絡する第1の短絡手段と、短絡信号が入力されたとき、接地側の抵抗を短絡する第2の短絡手段と、被測定信号及び基準電圧を入力し、被測定信号の信号レベルと基準電圧との比較結果に応じて短絡信号を第1の短絡手段又は第2の短絡手段に出力するコンパレータと、を備えて構成されたことを特徴とするヒステリシスコンパレータ。
IPC (2件)：
FI (2件)：
G01R 19/165 B
, H03K 5/08 J
