特許

J-GLOBAL ID：200903067758582909

セルレイアウト方法

発明者： 加藤 圭
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 玉村 静世
公報種別：公開公報
出願番号（国際出願番号）：特願平7-269390
公開番号（公開出願番号）：特開平9-092797
出願日： 1995年09月22日
公開日（公表日）： 1997年04月04日
要約：

【要約】【課題】 メモリセルを可能な限り小さくレイアウトする。【解決手段】 給電ブロック42の幅?Bとメモリブロック41の幅?Aとを足した値が、自動配置配線における格子間隔の自然数倍となるように給電ブロック42の寸法を決定する。自動配置配線における格子間隔を意識しないでメモリセル410をレイアウトしても、給電ブロック42の寸法調整によってメモリの端子位置を格子に合せることができる。そのように、格子間隔による制限を排除することで、メモリセル410の最小レイアウトを可能とする。

請求項（抜粋）：

MOSトランジスタを含んで成るメモリセルが縦横に複数配列されてメモリブロックが構成され、上記MOSトランジスタにバックバイアスを供給するための給電ブロックが、上記メモリブロックに隣接して配置された半導体集積回路のセルレイアウト方法において、上記給電ブロックの幅と上記メモリブロックの幅とを足した寸法が、自動配置配線における格子間隔の自然数倍となるように上記給電ブロックの寸法を決定することを特徴とするセルレイアウト方法。

IPC (5件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 21/82 ,  H01L 27/04 ,  H01L 21/822

FI (4件)：

H01L 27/10 681 E ,  H01L 21/82 B ,  H01L 21/82 D ,  H01L 27/04 A