特許
J-GLOBAL ID：200903067758605305
レジスタ制御装置
発明者：
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出願人/特許権者：
代理人 (1件)：
三好 秀和 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-247945
公開番号（公開出願番号）：特開平5-089057
出願日： 1991年09月26日
公開日（公表日）： 1993年04月09日
要約：
【要約】【構成】 デコーダ25がアドレスの上位2ビットA(5:4)をデコードした出力信号でレジスタブロック21の選択が行われる。レジスタ更新回路22はデータの書き込み読みだし時におけるレジスタの内容を更新する。レジスタ更新回路22には更新対象となるレジスタの値を保持する中間ラッチ26が16個在る。マルチプレクサ23は、レジスタブロック21の8ワードのうちデコーダ25の出力で1ワードを選択する。出力ラッチ24は、データ読みだし時に読み出すべきデータを保持する。データ読みだし時には、レジスタ更新回路22でレジスタの内容が更新されるので、更新される前の値がここで保持されて読み出される。【効果】 テスト&セット機能を持たないプロセッサを用いて容易に排他制御を行えるマルチプロセッサシステムを構築できる。
請求項（抜粋）：
“1”、“0”の2つの値をとり得るレジスタと、レジスタ更新手段とを具備し、前記レジスタ更新手段は、書き込まれるべき値を前記レジスタに対して書き込みを行い、前記レジスタの内容を読み出すと同時に、予め定められた一方の値に該レジスタの内容を更新することを特徴とするレジスタ制御装置。
IPC (2件)：
G06F 15/16 350
, G06F 9/46 340
