メモリ制御装置

発明者：
出願人/特許権者：
代理人 (1件)：佐藤幸男
公報種別：公開公報
出願番号（国際出願番号）：特願平5-311246
公開番号（公開出願番号）：特開平7-141254
出願日： 1993年11月17日
公開日（公表日）： 1995年06月02日
要約：

【要約】【構成】メモリ6がブロック0とブロック1との二つのブロックで構成されている場合、ブロック0用行アドレス記憶部7aは、ブロック0における前回の行アドレスを記憶し、ブロック1用行アドレス記憶部7bはブロック1における前回の行アドレスを記憶する。例えば、現在のブロックアドレスがブロック0であった場合、ブロックアドレス選択部8はブロック0用行アドレス記憶部7aの保持している行アドレスを選択し、高速ページモード判定部9に出力する。高速ページモード判定部9は、現在の行アドレスと、ブロックアドレス選択部8の出力とを比較し、これが一致した場合に、高速ページモード判定信号を、高速ページサイクルが実行可能なことを示すハイレベルにする。【効果】メモリの異なるブロックへのアクセスであっても、アクセスを高速に行うことができる。

請求項（抜粋）：

メモリを複数のブロックで構成し、ブロックを指定するブロックアドレスと、各々のブロック内の行アドレスと列アドレスとによって、前記メモリへのアクセスを行うと共に、前記メモリへのアクセスが前回と同一ブロックかつ同一行アドレスであった場合に、列アドレスのみによってアクセスを行う高速ページサイクルを実行するメモリ制御装置において、前記メモリの各ブロック毎に前回の行アドレスを記憶する行アドレス記憶部と、メモリアクセスのブロックアドレスに基づき、前記行アドレス記憶部に記憶された各ブロック毎の行アドレスから、対応するブロックの行アドレスを選択するブロックアドレス選択部と、前記メモリアクセスの行アドレスと前記ブロックアドレス選択部で選択された行アドレスとを比較し、これら行アドレスが一致した場合に高速ページサイクルが可能と判定する高速ページモード判定部とを備えたことを特徴とするメモリ制御装置。

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