特許

J-GLOBAL ID：200903067793027314

メモリ制御回路及びメモリ制御方法

発明者： 西川 道明
出願人/特許権者： エヌイーシーマイクロシステム株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2002-049487
公開番号（公開出願番号）：特開2003-248631
出願日： 2002年02月26日
公開日（公表日）： 2003年09月05日
要約：

【要約】【課題】再書込実行タイミングを任意に設定でき、誤った再書込タイミングを設定した場合にも自動的に変更して、特別意識することなく誤動作を防止する。【解決手段】メモリ1と、メモリ読出データのエラー訂正を行うと共にエラー訂正信号CEを出力するECCデコーダ2と、ライトデータからECCコードを生成しメモリ1へ供給するECCエンコーダ7と、エラー訂正信号CEによりエラー訂正検出データ・エラー訂正検出アドレスをそれぞれラッチする再書込データラッチ21及び再書込アドレスラッチ22と、待機信号SBにより待機検出信号DBを出力する待機検出回路23と、待機検出信号DBと低速動作検出信号SKとライト信号Wを入力し複数の再書込タイミングの1つを任意に選択し再書込割込要求信号SITを出力する再書込タイミング制御回路9と、再書込割込要求信号SITの供給に応答して割込信号ITを発生するINTC回路3とを備える。

請求項（抜粋）：

ECC(エラー訂正符号)を付加したデータを扱うECC回路付書き替え可能な不揮発性メモリ(PROM)と、前記ECC回路における前記ECCのエラーの検出に対応するエラー訂正の発生時に前記メモリに訂正データを再書込する再書込手段とを有するメモリ制御回路において、前記再書込手段が、CPUのプログラムの実行状態を表すプログラム状態信号の供給を受け、前記エラー訂正の発生時に予め設定した複数の前記再書込のタイミングの1つを任意に選択して前記再書込のための割込を要求する再書込割込要求信号を出力する再書込タイミング制御回路を備えることを特徴とするメモリ制御回路。

IPC (5件)：

G06F 12/16 320 ,  G06F 15/78 510 ,  G11C 16/02 ,  G11C 16/06 ,  G11C 29/00 631

FI (7件)：

G06F 12/16 320 F ,  G06F 15/78 510 G ,  G11C 29/00 631 Q ,  G11C 17/00 601 D ,  G11C 17/00 611 Z ,  G11C 17/00 639 C ,  G11C 17/00 601 Q

Fターム (19件)：

5B018GA02 ,  5B018HA15 ,  5B018KA02 ,  5B018KA21 ,  5B018NA06 ,  5B018QA14 ,  5B018RA01 ,  5B025AD04 ,  5B025AD15 ,  5B025AE08 ,  5B062AA08 ,  5B062CC03 ,  5B062DD10 ,  5B062JJ03 ,  5L106AA10 ,  5L106BB12 ,  5L106EE04 ,  5L106FF04 ,  5L106GG05