特許
J-GLOBAL ID：200903067821606384
パワーMOSFET
発明者：
,
出願人/特許権者：
代理人 (1件)：
中村 純之助 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-010984
公開番号（公開出願番号）：特開平7-221192
出願日： 1994年02月02日
公開日（公表日）： 1995年08月18日
要約：
【要約】【目的】オン抵抗を低減できる横型パワーMOSを提供する。【構成】横型MOSFET構造のセルが同一チップ上に複数個配置されたパワーMOSFETにおいて、半導体基体領域(N型ドレイン領域4)の第一主面側とは反対側の第二主面側に形成された低抵抗領域(N+型埋め込み層2)と、該低抵抗領域とドレイン電極8とを低抵抗で導通させる導通領域(N+型ドレイン取り出し領域7)と、を有し、上記セルの平面的な配置パタンは、ゲート電極10におけるソース開口部に対応するソースセル領域Sとドレイン開口部に対応するドレインセル領域Dとが規則的に所定のピッチで配置されており、一つのセルを形成する複数個のソースセル領域の中央部に1個のドレインセル領域が配置され、かつ、一つのセルのドレインセル領域と他のセルのドレインセル領域との間にソースセル領域が2列以上設けられた構成を有するパワーMOSFET。
請求項（抜粋）：
ドレイン領域となる第1導電型の半導体基体領域の第一主面側にゲート絶縁膜を介して形成されたゲート電極と、該ゲート電極に設けられたソース開口部からの二重拡散によって形成された第2導電型のベース領域および該ベース領域内に形成された高濃度の第1導電型のソース領域と、同じく上記ゲート電極に設けられたドレイン開口部から前記半導体基体領域に電気的に導通をとるために形成された高濃度の第1導電型のドレイン領域とを備え、上記ゲート、ソース、ドレインの各電極がすべて上記第一主面側に設けられた、いわゆる横型のMOSFETの構造を有するセルが同一チップ上に複数個配置されたパワーMOSFETにおいて、上記ソース電極と上記ドレイン電極が上下に重なった部分を有する、いわゆる2層配線構造を有し、上記半導体基体領域の第一主面側とは反対側の第二主面側に形成された低抵抗領域と、該低抵抗領域と上記ドレイン電極とを低抵抗で導通させる導通領域と、を有し、上記セルの平面的な配置パタンは、上記ソース開口部に対応するソースセル領域と上記ドレイン開口部に対応するドレインセル領域とが規則的に所定のピッチで配置されており、一つのセルを形成する複数個のソースセル領域の中央部に1個のドレインセル領域が配置され、かつ、一つのセルのドレインセル領域と他のセルのドレインセル領域との間にソースセル領域が2列以上設けられた構成を有する、ことを特徴とするパワーMOSFET。
IPC (2件)：
H01L 21/8234
, H01L 27/088
