特許

J-GLOBAL ID：200903067831341966

半導体装置

発明者： 伊藤 幸雄 ,  星 正勝 ,  三原 輝儀
出願人/特許権者： 日本電気株式会社 ,  日産自動車株式会社
代理人 (1件)： 尾身 祐助
公報種別：公開公報
出願番号（国際出願番号）：特願平7-308504
公開番号（公開出願番号）：特開平9-129878
出願日： 1995年11月02日
公開日（公表日）： 1997年05月16日
要約：

【要約】【目的】 面積当たりのチャネル幅を大きくして、パワーMOSFETのオン抵抗の低減化を図る。【構成】 p型シリコン基板101上にn+ 型埋め込み層104を設け、その上にn型エピタキシャル層102を設ける。エピタキシャル層102を貫通して埋め込み層104に到達するn+ 型ドレイン引き出し層105を形成する。ゲート電極109を形成し、ゲート電極のソース開口を利用して2重拡散法により、チャネル領域となるp型拡散層110とソース領域となるn型拡散層111を形成する。第1の層間絶縁膜112を形成し、コンタクトホールを開孔した後、第1のドレイン電極114、ソース電極115を形成する。その上に第2の層間絶縁膜116を形成し、スルーホールを開孔した後、第2のドレイン電極118を形成する。

請求項（抜粋）：

半導体基板上に形成された第1導電型の半導体層と、前記半導体層と前記半導体基板間に形成された、第1導電型の不純物が高濃度にドープされた埋め込み拡散層と、前記埋め込み拡散層上の前記半導体層の表面領域内に規則的に形成された第2導電型の複数のベース拡散層と、前記ベース拡散層の表面領域内に形成された第1導電型のソース拡散層と、前記半導体層を貫通して前記埋め込み拡散層に到達する1ないし複数のドレイン引き上げ拡散層と、前記半導体層上にゲート絶縁膜を介して形成された前記ベース拡散層および前記ドレイン引き上げ拡散層上に開口を有するゲート電極と、を有する半導体装置において、前記ベース拡散層の形成された半導体層を、前記ベース拡散層の形成されたソースセルと前記ドレイン引き上げ拡散層の形成されたドレインセルに分割するとき、一辺が第1の寸法を持つ正方形の第1のソースセルが行方向および列方向にそれぞれ1ないし複数個配置されたソースセルブロックが行方向および列方向にそれぞれ第1の寸法より長い第2の寸法をおいて配置され、前記第1のソースセル間には第1の寸法および第2の寸法を各辺の長さとする長方形の第2のソースセルが配置され、第2のソースセルに挟まれた領域内にはドレインセルが配置されていることを特徴とする半導体装置。

IPC (2件)：

H01L 29/78 ,  H01L 21/336

FI (6件)：

H01L 29/78 652 S ,  H01L 29/78 301 W ,  H01L 29/78 301 H ,  H01L 29/78 301 Y ,  H01L 29/78 652 G ,  H01L 29/78 656 C