特許
J-GLOBAL ID：200903067834949957
半導体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
柏谷 昭司 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-102676
公開番号（公開出願番号）：特開平5-299615
出願日： 1992年04月22日
公開日（公表日）： 1993年11月12日
要約：
【要約】【目的】 情報の書込みおよび消去方法に特徴を有するFlash-EEPRPM等の半導体記憶装置に関し、フローティングゲートに蓄積された電荷を制御して放出し、電荷を放出した後のしきい値電圧を均一にする。【構成】 ワード線に低電圧を印加し、このワード線に接続されている全てまたは特定のビット線または接地線に高電圧を印加して、記憶セルのフローティングゲートに蓄積されていた電荷の一部を放出するステップと、その記憶セルが導通状態であるか非導通状態であるかを判定するステップと、非導通状態であった記憶セルには前記のようにワード線に低電圧を印加し、ビット線または接地線に高電圧を印加して、フローティングゲートに残存している電荷の一部を放出するステップとを交互に繰り返すことによって、フローティングゲートに蓄積されていた電荷を放出した後のしきい値電圧を実質的に均一化する。
請求項（抜粋）：
半導体基板と、該基板の上に互いに離間して形成された第1の拡散領域と第2の拡散領域と、該第1の拡散領域と第2の拡散領域に挟まれたチャネル領域と、該チャネル領域の上に形成された第1の絶縁膜と、該第1の絶縁膜の上に形成されたフローティングゲートと、該フローティングゲートの上に形成された第2の絶縁膜と、該第2の絶縁膜の上に形成されたコントロールゲートからなる記憶セルが、第1の方向と、該第1の方向と交叉する第2の方向にマトリクス状に配置され、該コントロールゲートに接続されて第1の方向に延在するワード線と、該第1の拡散領域に接続されて該第2の方向に延在するビット線と、該第2の拡散領域に接続されて該第2の方向に延在する接地線とを有し、該フローティングゲートに電荷を蓄積した状態によって情報を記憶する半導体記憶装置において、ワード線のうちの1本に低電圧または零電位以下の電圧を印加し、該ワード線に接続されている全てのビット線または接地線に高電圧を印加して、該フローティングゲートに蓄積されていた電荷の一部を放出する第1のステップと、該選択したワード線に低電圧を印加し、ビット線と接地線間には低電圧を印加して記憶セルの動作条件を与え、各記憶セルが導通状態であるか、非導通状態であるかを判定する第2のステップと、再び、該選択したワード線に低電圧または零電位以下の電圧を印加し、先の第2のステップにおいて非導通であった該記憶セルのビット線または接地線に高電圧を印加して、該フローティングゲートに残存する電荷の一部を放出する第3のステップを、該選択したワード線に接続されている全ての記憶セルが導通するまで繰り返し、さらに、前記の一連のステップを他の全てのワード線に対して行うことによって、全ての記憶セルのしきい値電圧が実質的に均等になるように消去することを特徴とする半導体記憶装置。
IPC (4件)：
H01L 27/115
, G11C 16/06
, H01L 29/788
, H01L 29/792
H01L 27/10 434
, G11C 17/00 309 C
, H01L 29/78 371
